JPH0456491B2 - - Google Patents
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- JPH0456491B2 JPH0456491B2 JP56035724A JP3572481A JPH0456491B2 JP H0456491 B2 JPH0456491 B2 JP H0456491B2 JP 56035724 A JP56035724 A JP 56035724A JP 3572481 A JP3572481 A JP 3572481A JP H0456491 B2 JPH0456491 B2 JP H0456491B2
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- 239000000872 buffer Substances 0.000 claims description 57
- 241000518994 Conta Species 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- DOIRQSBPFJWKBE-UHFFFAOYSA-N dibutyl phthalate Chemical compound CCCCOC(=O)C1=CC=CC=C1C(=O)OCCCC DOIRQSBPFJWKBE-UHFFFAOYSA-N 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
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Description
【発明の詳細な説明】
本発明は半導体集積回路のバツフア回路に関
し、特に時間で区切つてデータを転送する端子の
出力バツフアの改良に関する。
し、特に時間で区切つてデータを転送する端子の
出力バツフアの改良に関する。
半導体集積回路では内部に多数の論理回路機能
を組みこめるが半導体チツプは極めて小さく、論
理回路にデータを入出力する端子数には制約があ
る。半導体集積回路技術の進歩にともない、集積
度は向上し、より一層多数のデータ入出力が必要
となり、単一の端子で１種類のデータを入出力す
る方式では対処できず、今日の半導体集積回路で
は、端子に時間で区切つてデータを出力しデータ
転送する方式（以下時分割転送と呼ぶ）が取られ
る。本発明は時分割転送に最適な出力バツフア回
路を提供するものである。時分割転送では、共通
信号線に複数の集積回路チツプの端子が接続され
ており、時間で区切つて複数チツプのうち１つが
データを共通信号線に出力し、他のチツプが共通
信号線のデータを入力してデータ転送する。時分
割転送では、前記制御が可能な出力バツフアが必
要とされる。即ち論理値“１”，“０”の出力駆動
状態の他に高インピーダンス“Ｚ”の状態を有
し、この状態“Ｚ”の時は共通バスから切離され
ることにより他のチツプの出力に影響を与えない
出力バツフアが必要とされる。
を組みこめるが半導体チツプは極めて小さく、論
理回路にデータを入出力する端子数には制約があ
る。半導体集積回路技術の進歩にともない、集積
度は向上し、より一層多数のデータ入出力が必要
となり、単一の端子で１種類のデータを入出力す
る方式では対処できず、今日の半導体集積回路で
は、端子に時間で区切つてデータを出力しデータ
転送する方式（以下時分割転送と呼ぶ）が取られ
る。本発明は時分割転送に最適な出力バツフア回
路を提供するものである。時分割転送では、共通
信号線に複数の集積回路チツプの端子が接続され
ており、時間で区切つて複数チツプのうち１つが
データを共通信号線に出力し、他のチツプが共通
信号線のデータを入力してデータ転送する。時分
割転送では、前記制御が可能な出力バツフアが必
要とされる。即ち論理値“１”，“０”の出力駆動
状態の他に高インピーダンス“Ｚ”の状態を有
し、この状態“Ｚ”の時は共通バスから切離され
ることにより他のチツプの出力に影響を与えない
出力バツフアが必要とされる。
第１図は時分割転送を説明するための構成図
で、複数の集積回路チツプChipA，ChipB，
ChipCの出力バツフア回路BufA，BufB，BufC
の出力が端子PA，PB，PCを介し共通信号線
COMに接続されている。
で、複数の集積回路チツプChipA，ChipB，
ChipCの出力バツフア回路BufA，BufB，BufC
の出力が端子PA，PB，PCを介し共通信号線
COMに接続されている。
前記出力バツフア回路BufA，BufB，BufCは、
各々の時分割タイミングを示す制御信号ContA，
ContB，ContCに基き動作し、制御信号が論理レ
ベル“１”の時、出力データDataA，DataB，
DataCの論理値を出力し、制御信号が論理値
“０”の時高インピーダンス状態“Ｚ”となり他
のチツプの出力に影響を及ぼさない。
各々の時分割タイミングを示す制御信号ContA，
ContB，ContCに基き動作し、制御信号が論理レ
ベル“１”の時、出力データDataA，DataB，
DataCの論理値を出力し、制御信号が論理値
“０”の時高インピーダンス状態“Ｚ”となり他
のチツプの出力に影響を及ぼさない。
第２図は従来の出力バツフア回路を示す図で、
反転回路Ｉ、論理積ゲート回路（以下アンドゲー
ト回路という。）G1，G2、出力駆動トランジスタ
TR1，TR2で構成され、データ信号Dataは第１
のアンドゲート回路G1と反転回路Ｉに入力され、
反転回路出力は第２のアンドゲート回路G2に入
力され、バツフア回路の出力状態・高インピーダ
ンス状態を制御する信号Contは２個のアンドゲ
ートG1，G2に入力される。出力駆動トランジス
タは電源VDDとグランド間に直列接続され前記第
１のアンドゲートG1出力は電源に接続される第
１のトランジスタTR1のゲート電極、第２のアン
ドゲートG2出力はグランドに接続される第２の
トランジスタTR2のゲート電極に入力され、第１
と第２のトランジスタ接続点がバツフア回路出力
OUTとなる。
反転回路Ｉ、論理積ゲート回路（以下アンドゲー
ト回路という。）G1，G2、出力駆動トランジスタ
TR1，TR2で構成され、データ信号Dataは第１
のアンドゲート回路G1と反転回路Ｉに入力され、
反転回路出力は第２のアンドゲート回路G2に入
力され、バツフア回路の出力状態・高インピーダ
ンス状態を制御する信号Contは２個のアンドゲ
ートG1，G2に入力される。出力駆動トランジス
タは電源VDDとグランド間に直列接続され前記第
１のアンドゲートG1出力は電源に接続される第
１のトランジスタTR1のゲート電極、第２のアン
ドゲートG2出力はグランドに接続される第２の
トランジスタTR2のゲート電極に入力され、第１
と第２のトランジスタ接続点がバツフア回路出力
OUTとなる。
データ信号Dataが論理値“１”で制御信号
Contが論理値“１”の時、反転回路Ｉ出力は論
理“０”、第１のアンドゲートG1出力は論理値
“１”、第２のアンドゲートG2出力は論理値“０”
となり第１のトランジスタTR1が導通し、第２の
トランジスタTR2がオフして、バツフア出力
OUTは論理値“１”（電源電位）の駆動状態とな
る。
Contが論理値“１”の時、反転回路Ｉ出力は論
理“０”、第１のアンドゲートG1出力は論理値
“１”、第２のアンドゲートG2出力は論理値“０”
となり第１のトランジスタTR1が導通し、第２の
トランジスタTR2がオフして、バツフア出力
OUTは論理値“１”（電源電位）の駆動状態とな
る。
データ信号Dataが論理値“０”制御信号Cont
が論理値“１”の時、反転回路Ｉ出力は論理値
“１”、第１のアンドゲートG1出力は論理値
“０”、第２のアンドゲートG2出力は論理値“１”
となり第１のトランジスタTR1が非導通となり、
第２のトランジスタTR2が導通して、バツフア出
力OUTは論理値“０”（グランド電位）の駆動状
態となる。
が論理値“１”の時、反転回路Ｉ出力は論理値
“１”、第１のアンドゲートG1出力は論理値
“０”、第２のアンドゲートG2出力は論理値“１”
となり第１のトランジスタTR1が非導通となり、
第２のトランジスタTR2が導通して、バツフア出
力OUTは論理値“０”（グランド電位）の駆動状
態となる。
制御信号Contが論理値“０”の時、データ信
号Data反転回路Ｉ出力がいずれの論理値であつ
ても第１，第２のアンドゲートG1出力は論理値
“０”となり、第１、第２のトランジスタTR1，
TR2は非導通となつて、バツフア出力OUTは高
インピーダンス状態となる。
号Data反転回路Ｉ出力がいずれの論理値であつ
ても第１，第２のアンドゲートG1出力は論理値
“０”となり、第１、第２のトランジスタTR1，
TR2は非導通となつて、バツフア出力OUTは高
インピーダンス状態となる。
第３図は時分割転送を説明するためのタイムチ
ヤートで、前記第１図の共通信号線COMと各チ
ツプの制御信号ContA，ContB，ContCの波形を
示す。チツプＡの出力時間TAではチツプＡの制
御信号ContAは論理値“１”となり、他のチツプ
の制御信号ContB，ContCは論理値“０”とな
り、共通信号線COMにチツプＡのデータdataA
が出力される。
ヤートで、前記第１図の共通信号線COMと各チ
ツプの制御信号ContA，ContB，ContCの波形を
示す。チツプＡの出力時間TAではチツプＡの制
御信号ContAは論理値“１”となり、他のチツプ
の制御信号ContB，ContCは論理値“０”とな
り、共通信号線COMにチツプＡのデータdataA
が出力される。
同様に、チツプＢの出力時間TBではチツプＢ
の制御信号ContBは論理値“１”、他のチツプの
制御信号ContA，ContCは論理値“０”となりチ
ツプＢのデータdataBが出力され、チツプＣの出
力時間TcではチツプＣの制御信号ContCは論理
値“１”、他のチツプの制御信号ContA，ContB
は論理値“０”となり、チツプＣのデータdataC
が出力される。時分割転送は、いずれかのチツプ
が共通信号線上にデータを出力する時、その信号
線上の論理値を他のチツプが取り込む事により行
われる。
の制御信号ContBは論理値“１”、他のチツプの
制御信号ContA，ContCは論理値“０”となりチ
ツプＢのデータdataBが出力され、チツプＣの出
力時間TcではチツプＣの制御信号ContCは論理
値“１”、他のチツプの制御信号ContA，ContB
は論理値“０”となり、チツプＣのデータdataC
が出力される。時分割転送は、いずれかのチツプ
が共通信号線上にデータを出力する時、その信号
線上の論理値を他のチツプが取り込む事により行
われる。
共通信号線COMの波形で点線で示す部分は全
てのチツプの制御信号ContA，ContB，ContCが
論理値“０”で共通信号線が高インピーダンス状
態である事を示す。
てのチツプの制御信号ContA，ContB，ContCが
論理値“０”で共通信号線が高インピーダンス状
態である事を示す。
時分割転送のデータ転送量を増すには、各チツ
プが共通信号線にデータを出力している時間を短
縮する方法と、共通信号線が高インピーダンス状
態の時間を短縮する方法がある。
プが共通信号線にデータを出力している時間を短
縮する方法と、共通信号線が高インピーダンス状
態の時間を短縮する方法がある。
従来は各チツプの出力バツフア回路の駆動能力
を高め、制御信号が論理値“０”から“１”とな
る時に、短時間で共通信号線に有効な論理値のデ
ータを出力する第１の方法がとられた。
を高め、制御信号が論理値“０”から“１”とな
る時に、短時間で共通信号線に有効な論理値のデ
ータを出力する第１の方法がとられた。
第２の方法はデータ転送に関与しない無効な時
間を減少させるもので非常に効果が期待される
が、従来のバツフア回路では限界があつた。共通
信号線が高インピーダンス状態である時間TZは、
複数の出力バツフアが同時に出力状態となること
を防止するために設けられたもので、第３図の例
で説明すると、チツプＡの出力時間TAが終了す
ると制御信号ContAは論理値“１”より“０”と
なるが、出力バツフア回路は複数段の論理回路で
構成されており論理回路のスイツチングによる遅
れがあり、その出力が出力駆動状態から高インピ
ーダンス状態になるまである程度の時間が必要で
ある。
間を減少させるもので非常に効果が期待される
が、従来のバツフア回路では限界があつた。共通
信号線が高インピーダンス状態である時間TZは、
複数の出力バツフアが同時に出力状態となること
を防止するために設けられたもので、第３図の例
で説明すると、チツプＡの出力時間TAが終了す
ると制御信号ContAは論理値“１”より“０”と
なるが、出力バツフア回路は複数段の論理回路で
構成されており論理回路のスイツチングによる遅
れがあり、その出力が出力駆動状態から高インピ
ーダンス状態になるまである程度の時間が必要で
ある。
チツプＡの出力が完全な高インピーダンス状態
にならない時に、制御信号ContBが論理値“１”
となり、その出力バツフアが駆動状態となつた場
合チツプＡとチツプＢの出力バツフアの駆動が共
通信号線上で競合する。
にならない時に、制御信号ContBが論理値“１”
となり、その出力バツフアが駆動状態となつた場
合チツプＡとチツプＢの出力バツフアの駆動が共
通信号線上で競合する。
共通信号線には複数チツプが接続されており、
その配線容量は大きな値で、共通信号線上の電荷
を短時間で充放電し有効な論理値データを出力す
るために出力バツフアの駆動能力は高く、前記出
力バツフア駆動が競合した場合、電源グランド間
が駆動トランジスタを介してシヨートし、異常な
電流が流れる。
その配線容量は大きな値で、共通信号線上の電荷
を短時間で充放電し有効な論理値データを出力す
るために出力バツフアの駆動能力は高く、前記出
力バツフア駆動が競合した場合、電源グランド間
が駆動トランジスタを介してシヨートし、異常な
電流が流れる。
例として示すならば、電界効果トランジスタを
駆動トランジスタとしたバツフア回路でも数十ｍ
Ａの値となり、複数端子でこの現象が発生した場
合は集積回路を破壊する電流値となる。また、共
通信号線上のデータ論理値も不安となり正常なデ
ータ転送はできない。したがつて、従来の出力バ
ツフアによる時分割転送では、バツフアが出力状
態より高インピーダンス状態となるまでは他のチ
ツプが出力を開始しない様高インピーダンス時間
TZを設ける必要があつた。集積回路の素子であ
る電界効果トランジスタは電圧駆動素子で、時分
割転送では共通信号線上の論理値を示す電位が重
要であつて、出力バツフアに高駆動能力が必要な
のは高インピーダンス状態より出力状態になつた
時共通信号線に短時間でデータ論理値を出力する
ためで、データ論理値に対応する電位に共通信号
線がなつた後は、その論理値電位を保持できる程
度の駆動能力で良い。本発明はこのような事情に
鑑みてなされたもので、データ転送に関与しない
無効な高インピーダンス時間を設けずに時分割転
送可能なバツフア回路を提供することを目的とす
る。
駆動トランジスタとしたバツフア回路でも数十ｍ
Ａの値となり、複数端子でこの現象が発生した場
合は集積回路を破壊する電流値となる。また、共
通信号線上のデータ論理値も不安となり正常なデ
ータ転送はできない。したがつて、従来の出力バ
ツフアによる時分割転送では、バツフアが出力状
態より高インピーダンス状態となるまでは他のチ
ツプが出力を開始しない様高インピーダンス時間
TZを設ける必要があつた。集積回路の素子であ
る電界効果トランジスタは電圧駆動素子で、時分
割転送では共通信号線上の論理値を示す電位が重
要であつて、出力バツフアに高駆動能力が必要な
のは高インピーダンス状態より出力状態になつた
時共通信号線に短時間でデータ論理値を出力する
ためで、データ論理値に対応する電位に共通信号
線がなつた後は、その論理値電位を保持できる程
度の駆動能力で良い。本発明はこのような事情に
鑑みてなされたもので、データ転送に関与しない
無効な高インピーダンス時間を設けずに時分割転
送可能なバツフア回路を提供することを目的とす
る。
本発明は出力駆動状態におけるバツフア回路の
駆動能力を制御するもので、高インピーダンス状
態から出力駆動状態となる時高駆動能力でバツフ
ア回路を動作させ、出力駆動状態から高インピー
ダンス状態となる以前に駆動能力を低下してバツ
フア回路を動作させる事を特徴としている。
駆動能力を制御するもので、高インピーダンス状
態から出力駆動状態となる時高駆動能力でバツフ
ア回路を動作させ、出力駆動状態から高インピー
ダンス状態となる以前に駆動能力を低下してバツ
フア回路を動作させる事を特徴としている。
本発明によれば、あるチツプ出力バツフアが出
力駆動状態から高インピーダンス状態となり、他
のチツプ出力バツフアが高インピーダンス状態か
ら出力駆動状態となる過渡的状態に共通信号線上
で出力が競合した場合、駆動能力による優先付け
がなされ、その駆動能力の比率により共通信号線
上の電位を決定でき、正常なデータ転送が可能で
ある。また、出力バツフア間で流れる電流を制限
可能で、集積回路が破壊するような異常電流値と
なることは無い。
力駆動状態から高インピーダンス状態となり、他
のチツプ出力バツフアが高インピーダンス状態か
ら出力駆動状態となる過渡的状態に共通信号線上
で出力が競合した場合、駆動能力による優先付け
がなされ、その駆動能力の比率により共通信号線
上の電位を決定でき、正常なデータ転送が可能で
ある。また、出力バツフア間で流れる電流を制限
可能で、集積回路が破壊するような異常電流値と
なることは無い。
本発明によるバツフア回路を利用した時分割転
送ではデータ転送に関与しない無効な高インピー
ダンス時間TZを設ける必要がなく、効果的にデ
ータ転送量を増加でき、端子数も減少可能であ
る。
送ではデータ転送に関与しない無効な高インピー
ダンス時間TZを設ける必要がなく、効果的にデ
ータ転送量を増加でき、端子数も減少可能であ
る。
次に実施例に従い、図面を参照して、本発明を
詳細に説明する。
詳細に説明する。
第４図は本発明一実施例の出力バツフア回路を
示す回路接続図で反転回路Ｉ、アンドゲート回路
G1，G2，G3，G4、出力駆動トランジスタTR1，
TR2，TR3，TR4で構成され、データ信号Data、
出力状態高インピーダンス状態制御信号Cont、
バツフア駆動能力制御信号Drive入力を備えてい
る。データ信号Dataは第１のアンドゲート回路
G1と反転回路Ｉに入力され、反転回路出力は第
２のアンドゲート回路G2に入力され、状態制御
信号Contは前記第１、第２のアンドゲート回路
G1，G2に入力され駆動能力制御信号Driveは第
３、第４のアンドゲート回路G3，G4に入力され
る。第１と第３の出力駆動トランジスタTR1，
TR3は電源VDDと出力OUT間に並列接続され、第
２と第４の出力駆動トランジスタTR2，TR4はク
ランドと出力OUT間に並列接続されている。出
力駆動トランジスタは集積回路での素子寸法の配
分により、駆動能力に差が付けられており、第１
と第２のトランジスタは低駆動能力、第３と第４
のトランジスタは高駆動能力となつている。な
お、第１のアンドゲートG1出力は第３のアンド
ゲートG3及び第１のトランジスタTR1のゲート
電極、第２のアンドゲートG2出力は第４のアン
ドゲートG4及び第２のトランジスタTR2のゲー
ト電極、第３のアンドゲートG3出力は第３のト
ランジスタTR3のゲート電極、第４のアンドゲー
トG4出力は第４のトランジスタTR4のゲート電
極にそれぞれ接続されている。実施例は駆動トラ
ンジスタの素子寸法により駆動能力を設定してい
るが、駆動トランジスタに直列に抵抗・定電流源
回路などを接続し駆動能力を設定することもでき
る。
示す回路接続図で反転回路Ｉ、アンドゲート回路
G1，G2，G3，G4、出力駆動トランジスタTR1，
TR2，TR3，TR4で構成され、データ信号Data、
出力状態高インピーダンス状態制御信号Cont、
バツフア駆動能力制御信号Drive入力を備えてい
る。データ信号Dataは第１のアンドゲート回路
G1と反転回路Ｉに入力され、反転回路出力は第
２のアンドゲート回路G2に入力され、状態制御
信号Contは前記第１、第２のアンドゲート回路
G1，G2に入力され駆動能力制御信号Driveは第
３、第４のアンドゲート回路G3，G4に入力され
る。第１と第３の出力駆動トランジスタTR1，
TR3は電源VDDと出力OUT間に並列接続され、第
２と第４の出力駆動トランジスタTR2，TR4はク
ランドと出力OUT間に並列接続されている。出
力駆動トランジスタは集積回路での素子寸法の配
分により、駆動能力に差が付けられており、第１
と第２のトランジスタは低駆動能力、第３と第４
のトランジスタは高駆動能力となつている。な
お、第１のアンドゲートG1出力は第３のアンド
ゲートG3及び第１のトランジスタTR1のゲート
電極、第２のアンドゲートG2出力は第４のアン
ドゲートG4及び第２のトランジスタTR2のゲー
ト電極、第３のアンドゲートG3出力は第３のト
ランジスタTR3のゲート電極、第４のアンドゲー
トG4出力は第４のトランジスタTR4のゲート電
極にそれぞれ接続されている。実施例は駆動トラ
ンジスタの素子寸法により駆動能力を設定してい
るが、駆動トランジスタに直列に抵抗・定電流源
回路などを接続し駆動能力を設定することもでき
る。
第５図は本発明一実施例の動作を説明するため
のタイムチヤートで、OUTはバツフア回路出力
で、実線部分は論理値“１”または“０”の出力
状態、点線部分は高インピーダンス状態である事
を示し、Contはバツフア状態制御信号、Driveは
駆動能力制御信号を示す。バツフア状態制御信号
Contが論理値“０”の時間（T1およびT4）には
データ信号Data、駆動能力制御信号Driveがいか
なる論理値であろうとも第１，第２のアンドゲー
ト回路G1，G2出力は論理値“０”となり第３，
第４のアンドゲート回路G3，G4出力も論理値
“０”となり、全ての駆動トランジスタTR1，
TR2，TR3，TR4が非導通となり出力OUTは高
インピーダンス状態となる。バツフア状態制御信
号Contが論理値“１”で駆動能力制御信号Drive
が論理値“１”の時間T2に、データ信号Dataが
論理値“１”となつた場合、第１，第３のアンド
ゲート回路出力は論理値“１”反転回路Ｉ、第
１、第４のアンドゲート回路出力は論理値“０”
となり第１，第３のトランジスタTR1，TR3が並
列に導通し、第２，第4TR2，TR4のトランジス
タが非導通となり、バツフア出力OUTは論理値
“１”（電源電位）の高駆動能力の出力状態とな
る。また、データ信号Dataが論理値“０”の場
合、第１，第３のアンドゲート回路G1，G3出力
は論理値“０”、反転回路Ｉ、第２，第４のアン
ドゲート回路G2，G4出力は論理値“１”となり
第１，第３のトランジスタTR1，TR3は非導通と
なり、第２，第４のトランジスタTR2，TR4が並
列に導通し、バツフアOUT出力は論理値“０”
（グランド電位）の高駆動能力の出力状態となる。
バツフア状態制御信号Contが論理値“１”で駆
動能力制御信号Driveが論理値“０”の時間T3で
は第３，第４のアンドゲート回路G3，G4出力は
論理値“０”で第３，第４のトランジスタTR3，
TR4は非導通となる。この時、データ信号Data
が論理値“１”の場合、第１のアンドゲート回路
G1の出力は論理値“１”、反転回路Ｉ、第２のア
ンドゲート回路G2の出力は論理値“０”となり
第１のトランジスタTR1が導通し、第２のトラン
ジスタTR2が非導通となり、バツフア出力OUT
は論理値“１”（電源電位）の低駆動能力の出力
状態となる。またデータ信号Dataが論理値“０”
の場合、第１のアンドゲート回路G1の出力は論
理値“０”、反転回路Ｉ、第２のアンドゲート回
路G2の出力は論理値“１”となり第１のトラン
ジスタTR1が非導通となり、第２のトランジスタ
TR2が導通して、バツフア出力OUTは論理値
“０”（グランド電位）の低駆動能力の出力状態と
なる。
のタイムチヤートで、OUTはバツフア回路出力
で、実線部分は論理値“１”または“０”の出力
状態、点線部分は高インピーダンス状態である事
を示し、Contはバツフア状態制御信号、Driveは
駆動能力制御信号を示す。バツフア状態制御信号
Contが論理値“０”の時間（T1およびT4）には
データ信号Data、駆動能力制御信号Driveがいか
なる論理値であろうとも第１，第２のアンドゲー
ト回路G1，G2出力は論理値“０”となり第３，
第４のアンドゲート回路G3，G4出力も論理値
“０”となり、全ての駆動トランジスタTR1，
TR2，TR3，TR4が非導通となり出力OUTは高
インピーダンス状態となる。バツフア状態制御信
号Contが論理値“１”で駆動能力制御信号Drive
が論理値“１”の時間T2に、データ信号Dataが
論理値“１”となつた場合、第１，第３のアンド
ゲート回路出力は論理値“１”反転回路Ｉ、第
１、第４のアンドゲート回路出力は論理値“０”
となり第１，第３のトランジスタTR1，TR3が並
列に導通し、第２，第4TR2，TR4のトランジス
タが非導通となり、バツフア出力OUTは論理値
“１”（電源電位）の高駆動能力の出力状態とな
る。また、データ信号Dataが論理値“０”の場
合、第１，第３のアンドゲート回路G1，G3出力
は論理値“０”、反転回路Ｉ、第２，第４のアン
ドゲート回路G2，G4出力は論理値“１”となり
第１，第３のトランジスタTR1，TR3は非導通と
なり、第２，第４のトランジスタTR2，TR4が並
列に導通し、バツフアOUT出力は論理値“０”
（グランド電位）の高駆動能力の出力状態となる。
バツフア状態制御信号Contが論理値“１”で駆
動能力制御信号Driveが論理値“０”の時間T3で
は第３，第４のアンドゲート回路G3，G4出力は
論理値“０”で第３，第４のトランジスタTR3，
TR4は非導通となる。この時、データ信号Data
が論理値“１”の場合、第１のアンドゲート回路
G1の出力は論理値“１”、反転回路Ｉ、第２のア
ンドゲート回路G2の出力は論理値“０”となり
第１のトランジスタTR1が導通し、第２のトラン
ジスタTR2が非導通となり、バツフア出力OUT
は論理値“１”（電源電位）の低駆動能力の出力
状態となる。またデータ信号Dataが論理値“０”
の場合、第１のアンドゲート回路G1の出力は論
理値“０”、反転回路Ｉ、第２のアンドゲート回
路G2の出力は論理値“１”となり第１のトラン
ジスタTR1が非導通となり、第２のトランジスタ
TR2が導通して、バツフア出力OUTは論理値
“０”（グランド電位）の低駆動能力の出力状態と
なる。
本発明のバツフア回路を利用する時分割転送で
は高インピーダンス状態から出力駆動を開始する
時高駆動能力でバツフア回路が動作し短時間で共
通信号線を出力論理値の電位にスイツチングし、
その後駆動能力を低下して共通信号線の論理値電
位を保持する。データ転送が完了すると高インピ
ーダンス状態になる。この時バツフア回路が完全
に高インピーダンス状態にならなくても、他のチ
ツプが出力駆動を開始することができ、データ転
送に関与しない無効な高インピーダンス時間を設
ける必要がなく効果的にデータ転送量を増加で
き、端子数も減少可能で集積回路にとつて非常に
有効である。
は高インピーダンス状態から出力駆動を開始する
時高駆動能力でバツフア回路が動作し短時間で共
通信号線を出力論理値の電位にスイツチングし、
その後駆動能力を低下して共通信号線の論理値電
位を保持する。データ転送が完了すると高インピ
ーダンス状態になる。この時バツフア回路が完全
に高インピーダンス状態にならなくても、他のチ
ツプが出力駆動を開始することができ、データ転
送に関与しない無効な高インピーダンス時間を設
ける必要がなく効果的にデータ転送量を増加で
き、端子数も減少可能で集積回路にとつて非常に
有効である。
第１図は時分割転送を説明するための構成図、
第２図は従来の出力バツフア回路を示す回路接続
図、第３図は時分割転送を説明するためのタイム
チヤート、第４図は本発明の一実施例を示す回路
接続図、第５図は本発明の一実施例の動作を説明
するためのタイムチヤートである。 ChipA，ChipB，ChipC……集積回路チツプ、
BufA，BufB，BufC……出力バツフア回路、
PA，PB，PC……端子、COM……共通信号線、
ContA，ContB，ContC……制御信号、DataA，
DataB，DataC……出力データ、Ｉ……反転回
路、G1，G2，G3，G4……アンドゲート回路、
TR1，TR2，TR3，TR4……駆動トランジスタ、
Data……データ信号、Cont……状態制御信号、
Drive……駆動能力制御信号、OUT……出力信
号、VDD……電源、T1，T2，T3，T4……タイミ
ング。
第２図は従来の出力バツフア回路を示す回路接続
図、第３図は時分割転送を説明するためのタイム
チヤート、第４図は本発明の一実施例を示す回路
接続図、第５図は本発明の一実施例の動作を説明
するためのタイムチヤートである。 ChipA，ChipB，ChipC……集積回路チツプ、
BufA，BufB，BufC……出力バツフア回路、
PA，PB，PC……端子、COM……共通信号線、
ContA，ContB，ContC……制御信号、DataA，
DataB，DataC……出力データ、Ｉ……反転回
路、G1，G2，G3，G4……アンドゲート回路、
TR1，TR2，TR3，TR4……駆動トランジスタ、
Data……データ信号、Cont……状態制御信号、
Drive……駆動能力制御信号、OUT……出力信
号、VDD……電源、T1，T2，T3，T4……タイミ
ング。
Claims (1)
- １ 出力端子が共通バスに接続された複数の出力
バツフアを有するバツフア回路において、各出力
バツフアは駆動能力の高い第１のトランジスタと
これよりも駆動能力の低い第２のトランジスタと
を前記出力端子と電源との間に有し、前記出力バ
ツフアの出力開始時には前記第１および第２のト
ランジスタをともに動作させ高駆動能力で信号を
出力し、出力終了以前に前記第１のトランジスタ
の方を非動作とし駆動能力を低下して信号出力す
ることを特徴とするバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035724A JPS57150227A (en) | 1981-03-12 | 1981-03-12 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035724A JPS57150227A (en) | 1981-03-12 | 1981-03-12 | Buffer circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266725A Division JPH0812996B2 (ja) | 1991-07-15 | 1991-07-15 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57150227A JPS57150227A (en) | 1982-09-17 |
| JPH0456491B2 true JPH0456491B2 (ja) | 1992-09-08 |
Family
ID=12449795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56035724A Granted JPS57150227A (en) | 1981-03-12 | 1981-03-12 | Buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57150227A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| JPS59229923A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | 集積回路用論理回路 |
| JPS59229924A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | 集積回路用論理回路 |
| JPH0716153B2 (ja) * | 1985-03-15 | 1995-02-22 | 日本電気株式会社 | 半導体集積回路 |
| JP2527050B2 (ja) * | 1989-10-27 | 1996-08-21 | 日本電気株式会社 | 半導体メモリ用センスアンプ回路 |
| JP3118472B2 (ja) * | 1991-08-09 | 2000-12-18 | 富士通株式会社 | 出力回路 |
| JPH08102194A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体メモリ回路 |
| US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| US8038517B2 (en) | 2005-09-13 | 2011-10-18 | Fujitsu General Limited | Air conditioner and method for assembling the same |
| US9881656B2 (en) | 2014-01-09 | 2018-01-30 | Qualcomm Incorporated | Dynamic random access memory (DRAM) backchannel communication systems and methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745623A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Bidirectional input and output circuit |
-
1981
- 1981-03-12 JP JP56035724A patent/JPS57150227A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745623A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Bidirectional input and output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57150227A (en) | 1982-09-17 |
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