JPS59229923A - 集積回路用論理回路 - Google Patents

集積回路用論理回路

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Publication number
JPS59229923A
JPS59229923A JP58104144A JP10414483A JPS59229923A JP S59229923 A JPS59229923 A JP S59229923A JP 58104144 A JP58104144 A JP 58104144A JP 10414483 A JP10414483 A JP 10414483A JP S59229923 A JPS59229923 A JP S59229923A
Authority
JP
Japan
Prior art keywords
signal
signals
output terminal
supplied
circuit
Prior art date
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Pending
Application number
JP58104144A
Other languages
English (en)
Inventor
Yoshiharu Taki
滝　義春
Shuji Miki
三木　修次
Yoshiaki Wakimura
脇村　慶明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Hitachi Ltd, Nippon Telegraph and Telephone Corp filed Critical Hitachi Ltd
Priority to JP58104144A priority Critical patent/JPS59229923A/ja
Publication of JPS59229923A publication Critical patent/JPS59229923A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、集積回路用の論理回路に関するものである。
〔従来技術〕
集積回路の複数の出力端子信号を集積回路内の任意個数
の制御信号により、同時に信号切替えを行っている従来
の論理回路を第１図に示す。
また第２図に第１図の各信号のタイミングを示す０ 第１図において、１，２はラッチフリップフロップ（Ｆ
Ｆ　）、３，４はトライステートゲート群、５．６は集
積回路の出力端子群、７は１，２ＯＦＦの共通のクロッ
ク信号（Ｃ１）、８は１のＦＦのデータ入力信号（Ｄｌ
）、９は２ＯＦＦのデータ入力信号（Ｄ２）、１０．１
１は３，４のトライステートゲート群のゲート信号（Ｇ
１．Ｇ２）である。第２図に示すタイミングで７．８．
９の信号（Ｃ１，、Ｚ）１１）２）が１，２ＯＦＦに入
力されると、１，２のＦＦは同時にオンし、１０，１１
の信号（Ｇ１，２　）は同時にオンとなる。
従って、３，４のトライステートゲート群は同時にオン
するため、５，６の出力端子群は同時に信号切替えを行
う。しかし、５，６の出力端子群の端子数が犬となると
、５，６の出力端子群に流れる電流の和が大となるため
、この電流により集積回路の電圧レベルが不安定となり
、誤動作の原因となる。
このように従来技術の集積回路では同時に切替る出力端
子数が犬となると回路的に不安定になる欠点がある。
〔発明の目的〕
本発明の目的は、上記した従来技術の欠点をなくし、よ
り大規模な集積回路を実現できる論理回路を提供するに
ある。
〔発明の概要〕
従来技術の欠点である出力端子数が犬となったときの同
時切替信号による集積回路の不安定化をなくすために、
本発明では、集積回路に任意個数の入力端子を付加し、
この入力端子信号と複数の出力端子信号のゲート信号と
の間で論理回路を付加し、この論理回路の出力を出力端
子信号のゲート信号とし、同時切替数を減少させ、より
安定な集積回路とした。
〔発明の実施例〕
本発明の一実施例を第６図に示し、実施例を説明する。
第６図において、１〜１１は従来技術の例である第１図
の１〜１１と同じである。１２は集積回路の入力端子で
あり、１６は１２と１ＯＦＦの組合せ論理（アンド）回
路である。第４図に本回路のタイミングを示す。７，８
．９の信号（Ｃ１゜Ｄｌ、Ｄ２）タイミングは従来技術
例である第２図のタイミングと同じである。１２０入力
端子には第４図に示すタイミングの信号（Ｄ３）を入力
する。第４図に示すタイミングで７．８．９の信号（Ｃ
１，Ｄｌ、Ｄ２　）が１，２のＦＦに入力されると、１
゜２ＯＦＦは同時にオンする。しかし、１ｏの信号（Ｇ
１）は１６のアンド回路によって、１２の信号（Ｄ３）
と７ｙドさｉ　ルｆ、：：−メ、ｉｏ、ｉｉ　ノ信号（
Ｇ１゜Ｇ２）は同時にオンしないで、第４図に示すＴの
時間のみずれる。従って３，４のトライステートゲート
群もＴの時間ずれてオンする。よって、５、乙の出力端
子群は同時釦は信号切替えが発生しない。
前記した実施例において、１２０入方端子を付加し、１
２とＦＦ１の出力間で１６の論理回路を構成し、５の出
力端子信号のゲート信号とすることにより５．乙の出力
端子の同時切替数を半減できた。
〔発明の効果〕
このように本発明によれば、集積回路の出力端子信号の
同時切替数を減少させ、より安定な集積回路を実現でき
る。
また実施例の第６図の出力端子信号を一部もしくは全部
を双方向端子信号にしても同様な効果があることは自明
である。
【図面の簡単な説明】
第１図は集積回路の複数出力端子信号な同時切替えさせ
ている従来例を示す図、第２図は第１図のタイミングチ
ャート、第３図は不発ψｊによる集積回路用論理回路の
一実施例を示す図、第４図は第３図のタイミングを示す
タイミングチャートである。 １．２：フリップフロップ ３．４　：　）ライステートゲート群 ５．６：出力端子群 ７：クロック信号（Ｃ１） ８．９：データ入力信号（Ｄｌ、Ｄ２）１０．１１：ゲ
ート信号（Ｇ１．Ｇ２）１２：入力端子（Ｄ３） １６：アンド回路 第２　図 Ｏ２ 第４目 、Ｊ 、ｌＴ ｉ

Claims (1)

  1. 【特許請求の範囲】 １、　複数の出力端子信号の信号切替え機能を有する集
    積回路において、１つまたは複数の入力端子をもうけ、
    前記出力端子信号の切替え制御信号と、該入力端子信号
    との間で論理をとり、その出力信号により、上記複数の
    出力端子信号を時間差をもたせて切替えることを特徴と
    する集積回路用論理回路。 ２、　前記複数の出力端子の一部もしくは全部を双方向
    端子にしたことを特徴とする特許請求の範囲第１項記載
    の集積回路用論理回路。
JP58104144A 1983-06-13 1983-06-13 集積回路用論理回路 Pending JPS59229923A (ja)

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EP0237898A2 (en) * 1986-03-15 1987-09-23 Fujitsu Limited Semiconductor large scale integrated circuit with noise cut circuit
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