JPS6010910A - ラツチ回路アレイ - Google Patents
ラツチ回路アレイInfo
- Publication number
- JPS6010910A JPS6010910A JP59028831A JP2883184A JPS6010910A JP S6010910 A JPS6010910 A JP S6010910A JP 59028831 A JP59028831 A JP 59028831A JP 2883184 A JP2883184 A JP 2883184A JP S6010910 A JPS6010910 A JP S6010910A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- logic
- output
- block
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理回路がチンダムの（前後の）形態で後続
するラッチを有してなるラッチ回路に関し、とくにラッ
チ機能および論理機能を入力データが通過する際に、入
力データがラッチ機能を通過するのに要する時間以外に
付加的な時間を要しない修正されたラッチ回路に関する
。
するラッチを有してなるラッチ回路に関し、とくにラッ
チ機能および論理機能を入力データが通過する際に、入
力データがラッチ機能を通過するのに要する時間以外に
付加的な時間を要しない修正されたラッチ回路に関する
。
より高速なコンピユーテイング１シーンが開発され、継
続するラッチ間を信号が伝送する際にこの信号が通る論
理レベル遅延の数が削減されてきた。この結果かなりの
割合の時間は信号が単にラッチを通過する際に消費され
ている。このため信号がラッチを通過するだめの時間を
最小化することが極めて重要である。とくにレベルセン
シティブの走査設定が二重ラッチ構造の付随する論理回
路に採用されるときに、このことは真理である。
続するラッチ間を信号が伝送する際にこの信号が通る論
理レベル遅延の数が削減されてきた。この結果かなりの
割合の時間は信号が単にラッチを通過する際に消費され
ている。このため信号がラッチを通過するだめの時間を
最小化することが極めて重要である。とくにレベルセン
シティブの走査設定が二重ラッチ構造の付随する論理回
路に採用されるときに、このことは真理である。
すなわち１つのラッチが他のラッチに直接に後続する構
成の場合である。論理回路のレベルセンンテイプの走査
設計およびテストへのその利用如ついては米国特許第３
７８３２ ”５４号（特公昭５２−２８６１４号）Ｋ説
明がある。
成の場合である。論理回路のレベルセンンテイプの走査
設計およびテストへのその利用如ついては米国特許第３
７８３２ ”５４号（特公昭５２−２８６１４号）Ｋ説
明がある。
ラッチを通じて生じる信号遅延を制約する１つの手法は
、先行するラッチの出力素子の論理機能を後続するラッ
チの入力素子の論理機能に結合して、カスケードされる
構成論理素子の数を最小化することである。ここで、上
述の素子は同一の種類のものである。この手法はＧ、Ａ
、Ｍａｌｅｙ著の”Ｍａｎｕａｌ ｏｆ Ｌｏｇｉｃ
Ｃ１ｒｃｕｉｔｓ″ （Ｐｒｅｎｔｉｃｅ Ｈａｌｌ、
１９７０）に示されている。
、先行するラッチの出力素子の論理機能を後続するラッ
チの入力素子の論理機能に結合して、カスケードされる
構成論理素子の数を最小化することである。ここで、上
述の素子は同一の種類のものである。この手法はＧ、Ａ
、Ｍａｌｅｙ著の”Ｍａｎｕａｌ ｏｆ Ｌｏｇｉｃ
Ｃ１ｒｃｕｉｔｓ″ （Ｐｒｅｎｔｉｃｅ Ｈａｌｌ、
１９７０）に示されている。
カスケードされる論理素子の個数が少なくなっても、ラ
ッチの入力から、所望の出力論理信号を最初て得ること
ができる回路位置までのものとして信号遅延を測定する
と同一の信号遅延が生じる。
ッチの入力から、所望の出力論理信号を最初て得ること
ができる回路位置までのものとして信号遅延を測定する
と同一の信号遅延が生じる。
同一種類の論理ゲートからなるアレイにおいて１論理ゲ
ートレベルの伝送遅延を除去する。これはラッチの出力
ゲートと、この直後の出力論理回路であって上述ラッチ
とともに１つのラッチ回路を構成するものの入力ゲート
とに同一の信号を供給して行う。少なくとも１つの付加
的な信号もまた上述の入力ゲートに供給する。上述ラッ
チおよび論理回路は同一のラッチ回路を構成する。論理
ゲートに固有の伝送遅延は同一のラッチ回路の論理ゲー
トの伝送遅延と同時に生じる。前後して遅延が生じるの
ではない。それゆえ、ゲートアレイておいて各ラッチ回
路ごとにルベルの論理ゲート遅延が除去されて論理アレ
イにおいて実質的な改善が達成される。既知の従来例で
は、論理ゲートおよびそれに付随する遅延はラッチおよ
びそれに付随する遅延に連結される。
ートレベルの伝送遅延を除去する。これはラッチの出力
ゲートと、この直後の出力論理回路であって上述ラッチ
とともに１つのラッチ回路を構成するものの入力ゲート
とに同一の信号を供給して行う。少なくとも１つの付加
的な信号もまた上述の入力ゲートに供給する。上述ラッ
チおよび論理回路は同一のラッチ回路を構成する。論理
ゲートに固有の伝送遅延は同一のラッチ回路の論理ゲー
トの伝送遅延と同時に生じる。前後して遅延が生じるの
ではない。それゆえ、ゲートアレイておいて各ラッチ回
路ごとにルベルの論理ゲート遅延が除去されて論理アレ
イにおいて実質的な改善が達成される。既知の従来例で
は、論理ゲートおよびそれに付随する遅延はラッチおよ
びそれに付随する遅延に連結される。
］
第１図は上述の”Ｍａｎｕａｌ ｏｆ ＬｏｇｉｃＤｅ
ｓｉｇｎ″の第２２４頁に説明されるような標準的な電
流スイッチ型セツトリセットラッチ回路の概略を示す。
ｓｉｇｎ″の第２２４頁に説明されるような標準的な電
流スイッチ型セツトリセットラッチ回路の概略を示す。
この回路は反転オア（ＮＯＲ）ブロック１および２を有
し、これらブロック１および２は相互接続されてセット
リセットラッチ３を形成する。またこの回路は、他のＮ
ＯＲブロック４をも有する。ラッチ３は出力論理機能２
を表す信号を形成し、この信号がブロック４において付
加信号についてオア論理処理され、論理機能ｆ＋ｚを表
す出力を形成する。
し、これらブロック１および２は相互接続されてセット
リセットラッチ３を形成する。またこの回路は、他のＮ
ＯＲブロック４をも有する。ラッチ３は出力論理機能２
を表す信号を形成し、この信号がブロック４において付
加信号についてオア論理処理され、論理機能ｆ＋ｚを表
す出力を形成する。
第２図は第１図のラッチ回路を修正してなる実施例を示
し、対応する箇所には対応する番号にダッシュを付して
示しである。ここでは、ブロック３１が第１図にあるよ
うにブロック４１にタンデムに（前後するように）接続
されるのではなく、基本的にはブロック４１に平行に接
続されている。
し、対応する箇所には対応する番号にダッシュを付して
示しである。ここでは、ブロック３１が第１図にあるよ
うにブロック４１にタンデムに（前後するように）接続
されるのではなく、基本的にはブロック４１に平行に接
続されている。
第１図においては、ブロック１の入力端のＳＥＴ入力が
論理ブロック１および４の２個のレベルの遅延量と等し
い遅延量でブロック４の出力端に伝送される。他方、第
２図においてはＳＥＴ入力項目が論理ブロックのたった
１個のレベルの遅延量のうちにブロック４′の機能出力
端に伝送される。すなわち、ブロック４１ 自体の遅延
量のうちにである。第１図および第２図の双方の場合に
おいてブロック４および４１の機能出力は全く同一の（
ｆ＋ｚ）である。唯一の相違は修正した第２図の回路に
よって機能出力が生成される際の速度が第１図の従来技
術に較べて増大させられているということである。第２
図のラッチ回路の高速化はわずかなコスト増で実現する
ことができる。すなわち、第１図のブロック４への入力
としては、必要とされなかった付加的な入力（ＳＰＴ入
力）を対応のブロック４′に付加するだけでよい。
論理ブロック１および４の２個のレベルの遅延量と等し
い遅延量でブロック４の出力端に伝送される。他方、第
２図においてはＳＥＴ入力項目が論理ブロックのたった
１個のレベルの遅延量のうちにブロック４′の機能出力
端に伝送される。すなわち、ブロック４１ 自体の遅延
量のうちにである。第１図および第２図の双方の場合に
おいてブロック４および４１の機能出力は全く同一の（
ｆ＋ｚ）である。唯一の相違は修正した第２図の回路に
よって機能出力が生成される際の速度が第１図の従来技
術に較べて増大させられているということである。第２
図のラッチ回路の高速化はわずかなコスト増で実現する
ことができる。すなわち、第１図のブロック４への入力
としては、必要とされなかった付加的な入力（ＳＰＴ入
力）を対応のブロック４′に付加するだけでよい。
第２図の例でまさに明瞭に示された基本的な高速化手法
はすべてのラッチ回路に等しく良好に適用される。２つ
の付加的な例を以下で説明する。
はすべてのラッチ回路に等しく良好に適用される。２つ
の付加的な例を以下で説明する。
第６図は先に引いた’Ｍａｎｕａｌ ｏｆ Ｌｏｇｉｃ
Ｄｅｓｉｇｎ″第７５頁で説明されるようなサンプリン
グゲート型フリップフロップラッチ回路を示している。
Ｄｅｓｉｇｎ″第７５頁で説明されるようなサンプリン
グゲート型フリップフロップラッチ回路を示している。
反転アンド（ＮＡＮＤ ）ブロック５．６および７はラ
ッチ８を構成している。ブロック９はこのラッチ８に後
続して論理機能を実現する。
ッチ８を構成している。ブロック９はこのラッチ８に後
続して論理機能を実現する。
第４図は機能的に等価なラッチ回路の概略的な図である
。この回路はこの発明にしたがって新しい「高速化」構
成で修正されたものである。第２図の場合と同様に出力
論理回路機能ブロック９１はラッチ８１の出力ブロック
６” に平行に接続されている。対応する第３図の従来
例のようにタンデムに接続されるのではない。さらに、
第２図の場合と同様に、再構成された出力論理機能ブロ
ック９１ に付加入力が与えられている。この付加入力
はラッチ８１ の出力ブロック６１に供給されている信
号の１つ（第４図の１０）である。
。この回路はこの発明にしたがって新しい「高速化」構
成で修正されたものである。第２図の場合と同様に出力
論理回路機能ブロック９１はラッチ８１の出力ブロック
６” に平行に接続されている。対応する第３図の従来
例のようにタンデムに接続されるのではない。さらに、
第２図の場合と同様に、再構成された出力論理機能ブロ
ック９１ に付加入力が与えられている。この付加入力
はラッチ８１ の出力ブロック６１に供給されている信
号の１つ（第４図の１０）である。
第４図のラッチ回路の速度はブロック５１のデータ人力
１１からブロック９１の機能出力１２までのものとして
測定され、これはわずか２レベルの論理である。これに
対し第３図の対応する従来例では６レベルの論理である
。第４図の出力機能２＋７が第６図の出力機能ｚ＋ｆと
若干具なる点に留意されたい。所定の従来のラッチ回路
および対応する修正「高速化」ラッチ回路（この発明に
したがって設計されたもの）間のこのような相違は、ラ
ッチ回路の基本構成ブロックとしてＮＡＮＤまたはＮＯ
Ｒが用いられ、しかも、最終段出力が第４図のように反
転出力端から取り出されるときにはいっても生じる。
１１からブロック９１の機能出力１２までのものとして
測定され、これはわずか２レベルの論理である。これに
対し第３図の対応する従来例では６レベルの論理である
。第４図の出力機能２＋７が第６図の出力機能ｚ＋ｆと
若干具なる点に留意されたい。所定の従来のラッチ回路
および対応する修正「高速化」ラッチ回路（この発明に
したがって設計されたもの）間のこのような相違は、ラ
ッチ回路の基本構成ブロックとしてＮＡＮＤまたはＮＯ
Ｒが用いられ、しかも、最終段出力が第４図のように反
転出力端から取り出されるときにはいっても生じる。
しかしながら出力機能上のこの相違は不利となるもので
はない。なぜならば、論理回路の設計者は、対応する従
来例と全く同一の機能を実行することが必要であれば自
由に１高速化」ラッチ回路に「真」のデータでなく反転
データを送ることができるからである。そして依然従来
回路に転ペルベルの論理遅延量を除去しているのである
。
はない。なぜならば、論理回路の設計者は、対応する従
来例と全く同一の機能を実行することが必要であれば自
由に１高速化」ラッチ回路に「真」のデータでなく反転
データを送ることができるからである。そして依然従来
回路に転ペルベルの論理遅延量を除去しているのである
。
第５図は先の°’Ｍａｎｕａｌ ｏｆ ＬｏｇｉｃＤｅ
ｓ ｉｇｎ”の第１０９頁に示されるような従来のサ
ンプリングゲート型フリップフロップラッチ回路を表す
。ＮＡＮＤブロック１３．１４．１５．１６および１７
がラッチ１９を構成する。ブロック２０はラッチに後続
して論理機能を与える。
ｓ ｉｇｎ”の第１０９頁に示されるような従来のサ
ンプリングゲート型フリップフロップラッチ回路を表す
。ＮＡＮＤブロック１３．１４．１５．１６および１７
がラッチ１９を構成する。ブロック２０はラッチに後続
して論理機能を与える。
第６図は「高速化」修正ラッチ回路を示す。こ ］れは
この発明にしだがって設計されたもので、機能の点で第
５図の回路に対応するものの、１だけ論理レベルの遅延
量が少ないものである。第５図のラッチ回路の速度はブ
ロック１３′のＤＡＴＡ入力からブロック２０’の出力
までのものとして制定され、これは５レベルの論理遅延
（ブロック１３Ｉ、１４’、１６１．１Ｂ’および２０
１）Ｋ、Ｊ：るものである。第５図の慣用のラッチ回路
では６レベルの遅延（ブロック１３．１４．１６．１８
．１７および２０）が固有のものである。同様に第６図
のＧＡＴＥ入力線からブロック２０’ の出力までのも
のとして測定される速度は６レベルの論理遅延によるも
のであり、他方第５図の回路については４レベルの論理
遅延がある。もう一度繰り返せば、出力ブロック２０’
はブロック１７’ と同一の信号入力と受けとるよ、う
に接続されている（ラッチ１９１ の出力において）。
この発明にしだがって設計されたもので、機能の点で第
５図の回路に対応するものの、１だけ論理レベルの遅延
量が少ないものである。第５図のラッチ回路の速度はブ
ロック１３′のＤＡＴＡ入力からブロック２０’の出力
までのものとして制定され、これは５レベルの論理遅延
（ブロック１３Ｉ、１４’、１６１．１Ｂ’および２０
１）Ｋ、Ｊ：るものである。第５図の慣用のラッチ回路
では６レベルの遅延（ブロック１３．１４．１６．１８
．１７および２０）が固有のものである。同様に第６図
のＧＡＴＥ入力線からブロック２０’ の出力までのも
のとして測定される速度は６レベルの論理遅延によるも
のであり、他方第５図の回路については４レベルの論理
遅延がある。もう一度繰り返せば、出力ブロック２０’
はブロック１７’ と同一の信号入力と受けとるよ、う
に接続されている（ラッチ１９１ の出力において）。
この信号入力は第４図および第２図の他の実施例のそれ
ぞれの類似の出力ブロック９１および４１の場合のよう
に論理機能信号ｆとともに受け取られる。第４図の場合
と同様に第６図の回路も対応する第５図の従来回路の出
力機能（ｚ＋ｆ）に較べて変更された出力機能（７十〒
）を与える。先に説明したように、この結果は最終ブロ
ック２０１にＮＡＮＤブロックおよび反転出力を用いる
ことによる。必要なときには、真のデータのかわりに反
転データをラッチ１９１に入力すれば、出力機能ｚ＋ｆ
を元のとおり得ることができる。
ぞれの類似の出力ブロック９１および４１の場合のよう
に論理機能信号ｆとともに受け取られる。第４図の場合
と同様に第６図の回路も対応する第５図の従来回路の出
力機能（ｚ＋ｆ）に較べて変更された出力機能（７十〒
）を与える。先に説明したように、この結果は最終ブロ
ック２０１にＮＡＮＤブロックおよび反転出力を用いる
ことによる。必要なときには、真のデータのかわりに反
転データをラッチ１９１に入力すれば、出力機能ｚ＋ｆ
を元のとおり得ることができる。
第１図は従来の電流スイッチ型セツトリセットラッチ回
路を示すブロック図、第２図はこの発明にしたがって第
１図例を修正してなる一実施例を示すブロック図、第３
図は従来のゲート型７リツプフロツプラツチ回路を示す
ブロック図、第４図はこの発明にしたがって第３図例を
修正してなる他の実施例を示すブロック図、第５図は従
来のサンプリングゲート型フリップフロップラッチ回路
を示すブロック図、第６図はこの発明にしたがって第５
図例を修正してなる他の実施例を示すブロック図である
。 １’、２’ ・・・・ラッチをなすＮＯＲブロック、３
１・・・・ラッチブロック、４１ ・・・・出力論理回
路をなすＮＯＲブロック。 出願人 インターナショナノいビジネス・マシーンズ・
コーポレーション復代理人 弁理士 澤 １） 俊 夫 ＦＩＧ、 ２ もＡ１！ ＦＩＧ、 ５ ｉＡＩ Ｌ ＦＩＧ、 ６
路を示すブロック図、第２図はこの発明にしたがって第
１図例を修正してなる一実施例を示すブロック図、第３
図は従来のゲート型７リツプフロツプラツチ回路を示す
ブロック図、第４図はこの発明にしたがって第３図例を
修正してなる他の実施例を示すブロック図、第５図は従
来のサンプリングゲート型フリップフロップラッチ回路
を示すブロック図、第６図はこの発明にしたがって第５
図例を修正してなる他の実施例を示すブロック図である
。 １’、２’ ・・・・ラッチをなすＮＯＲブロック、３
１・・・・ラッチブロック、４１ ・・・・出力論理回
路をなすＮＯＲブロック。 出願人 インターナショナノいビジネス・マシーンズ・
コーポレーション復代理人 弁理士 澤 １） 俊 夫 ＦＩＧ、 ２ もＡ１！ ＦＩＧ、 ５ ｉＡＩ Ｌ ＦＩＧ、 ６
Claims (1)
- 【特許請求の範囲】 複数の論理ゲートからなるラッチ回路アレイにおいて、 上記ゲートのうちのいくつかからなり論理信号に応答す
るラッチが、上記ゲートのうちの少なくとも１つからな
る出力論理回路にこれを駆動するように接続され、 上記ラッチの出力ゲートおよび上記出力論理回路の上記
１つのゲートが同一種類であり、さらに、上記出力ゲー
トおよび上記１つのゲートに同一の信号を供給する手段
と、 上記出力ゲートにではなく上記１つのゲートに少なくと
も１つの付加的な信号を供給する手段とを有することを
特徴とするラッチ回路アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/509,273 US4564772A (en) | 1983-06-30 | 1983-06-30 | Latching circuit speed-up technique |
| US509273 | 1983-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010910A true JPS6010910A (ja) | 1985-01-21 |
| JPH0614609B2 JPH0614609B2 (ja) | 1994-02-23 |
Family
ID=24025949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028831A Expired - Lifetime JPH0614609B2 (ja) | 1983-06-30 | 1984-02-20 | 論理ゲ−ト・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4564772A (ja) |
| EP (1) | EP0130293B1 (ja) |
| JP (1) | JPH0614609B2 (ja) |
| DE (1) | DE3476499D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1983-06-30 US US06/509,273 patent/US4564772A/en not_active Expired - Lifetime
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1984
- 1984-02-20 JP JP59028831A patent/JPH0614609B2/ja not_active Expired - Lifetime
- 1984-04-12 DE DE8484104078T patent/DE3476499D1/de not_active Expired
- 1984-04-12 EP EP84104078A patent/EP0130293B1/en not_active Expired
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112651A (ja) * | 1989-09-27 | 1991-05-14 | Meisho Kk | 化粧板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130293B1 (en) | 1989-01-25 |
| DE3476499D1 (en) | 1989-03-02 |
| EP0130293A3 (en) | 1987-03-04 |
| US4564772A (en) | 1986-01-14 |
| EP0130293A2 (en) | 1985-01-09 |
| JPH0614609B2 (ja) | 1994-02-23 |
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