KR890002768A - 하나 이상의 입력 비동기 레지스터 - Google Patents
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Abstract
내용없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 종래의 복수 입력, 단일 출력의 전송 레지스터의 블럭도, 제 2도는 “n”개의 입력 레지스터들과 “n”개의 출력전달 게이트들로 실현된 제 1도의 레지스터의 블록도. 제 3도는 “n”개의 입력전달 게이트와 하나의 출력 레지스터로 실현된 제 1도의 레지스터의 블록도.
Claims (16)
- 세트 및 리세트 입력들과 적어도 하나의 출력 신호선을 갖는 출력 플립플롭과: 인가된 입력 로우드 제어신호 L의 스위칭 에지의 제어하에 상기 리세트 및 세트 입력에 각각 신호 D 및 그것의 보수를 인가하는 제 1게이팅 수단과를 포함하고, 상기 제 1게이탕 수단은 상기 입력 신호 D 및 그것의 보수가 상기 D 및신호들중 하나에 의해 상기 플립플롭의 출력 스테이트의 상태의 스위칭을 야기하기에 충분한 시간동안만 상기 로우드 제어 신호의 소정의 스위칭 에지의 발생시에 상기 리세트 및 세트 입력들에 인가되도록 동작하고, 상기 기간은 상기 스테이트 스위칭에 응한 적어도 하나의 피이드백 신호가 소정의 스위칭 에지에 의하여 상기 스테이트 스위칭의 발생을 나타낼때 종료함을 특징으로 하는 레시스터.
- 제 1항에 있어서, 상기 제 1게이팅 수단은 그 입력으로서 상기 D 및신호들을 각각 수신하고, 그 하나의 출력이 상기 리세트 입력에 접속되고 다른 하나의 출력이 상기 세트입력에 접속된 제 1쌍의 OR게이트와: 각각이 인가된 입력 신호 X의 스테이트의 챠아지시 스테이트를 변환시키는 출력Y를 갖고, 상기 출력 Y가 상기 피어드백 신호에서의 소정의 스위칭 에지에 응하여 그것이 원래의 스테이트로 되돌아 가고, 그 X신호와 상기 제 1쌍의 OR 게이트의 각 입력들에 접속된 각 출력들에 공통으로 인가된 상기 로우드제어 신호를 갖는 제 1쌍의 스위칭 회로와를 포함함을 특징으로 하는 레지스터.
- 제 1항에 있어서, 상기 제 1게이팅 수단은 추가로 그 입력으로서 Dn 및 반전된신호를 각각 수신하는 복수의 n쌍의 OR게이트와: 각각의 인가된 입력신호 X의 스테이트의 변화시 스테이트를 변환하는 출력Y를 갖는 복수의 n쌍의 스위칭 회로와를 포함하고: 상기 각 쌍의 OR 게이트의 하나의 출력이 상기 출력 플립플롭의 각 리세트 입력에 접속되고, 상기 각 쌍의 다른 것의 출력이 상기 출력 플립플롭의 각 세트 입력에 접속되며,각 출력 Y가 상기 피이드백 신호에서의 소정의 스위칭 에지에 의하여 그것의 원래의 스테이트로 되돌아 가고, 상기 각 쌍의 스위칭 회로들이 그것의 입력들과 상기 Dn및신호들을 수신하는 관련 쌍의 OR게이트들의 각 입력들에 공통으로 인가된 다수의 로우드 제어 신호들 Ln들중의 하나를 가짐을 특징으로 하는 레지스터.
- 제 3항에 있어서, 상기 출력 플립플롭의 출력 신호 Q(1)가 다음 논리 방정식:[여기서 Q는 상기 플립플롭의 출력Q(1)의 보상된 출력이고, Di 및는 상기 쌍의 OR 게이트에 대한 각 D 및입력들이고, Li는 각 쌍의 수위칭 회로들에 대한 각 공통 로우드 제어신호이고, PS1및 PR1는 각각 상기 출력 플립플롭의 세트 및 리세트 입력들에 Di 및 Di신호의 인가를 제어하는 스위칭 회로의 각 내부신호 스테이트들이고, 는 논리 AND함수이고, V는 논리 OR함수이고 ―는 논리함수를 나타냄]으로 정의됨을 특징으호 하는 레지스터.
- 제 2항에 있어서, 상기 스위칭 회로의 각각이 거기에 인가된 각 피이드 백 신호를 갖고, 피이드 백 신호들중 하나가 상기 출력선으로부터 취해지고, 다른 것이 상기 출력 신호선상에서의 신호의 보상임을 특징으로 하는 레지스터.
- 제 2항에 있어서, 단일 피이드백 신호가 상기 스위칭회로상에 공통으로 인가됨을 특징으로 하는 레지스터.
- 제 6항에 있어서, 상기 출력 플립플롭이 한쌍의 교차 결합딘 논리 게이트들로 형성되고, 상기 레지스터가 추가로 상기 공통 피이드백 신호를 발생하기 위한 제 2게이팅 수단을 포함하고, 상기 제 2게이팅 수단이 상기 제 1교차결합된 논리 게이트의 출력에 접속된 한 입력과 상기 한 OR 게이트의 출력에 접속된 다른 하나의 입력을 갖는 제 1XOR 게이트와, 상기 제 2교차결합된 논리 게이트의 출력에 접속한 한 입력과 상기 다른 OR 게이트의 출력에 접속된 다른 하나의 입력을 갖는 제 2XOR 게이트의 출력을 수신하고 그것의 출력에 상기 공통 피이드백 신호를 제공하는 다른 OR 게이트를 포함함을 특징으로 하는 레지스터.
- 제 3항에 있어서, 제 1 및 제2피이트백 신호들이 상기 출력 플립플롭에서 발생되고, 상기 한 피이드백 신호가 상기 출력 신호선으로부터 취해지며, 상기 다른 것이 상기 출력선상의 신호의 보상이며, 각 쌍의 스위칭 회로들의 상기 스위칭 회로의 하나가 상기 제 1피이트백 신호를 수신하고 상기 다른 것이 상기 제 2피이트백 신호를 수신함을 특징으로 하는 레지스터.
- 제 3항에 있어서, 단일 피이트백 신호가 발생되어 상기 스위칭 회로의 모두에 공통으로 인가됨을 특징으로 하는 레지스터.
- 제 9항에 있어서, 상기 출력 플립플롭이 한쌍의 교차결합된 논리 게이트들로 형성되고, 상기 레지스터가 추가로 상기 공통 피이드백 신호를 발생하기 위한 제 2게이팅 수단을 포함하고, 상기 제 2게이팅 수단이 각각이 상기 교차결합된 논리 게이트의 출력에 접속된 한 입력과 상기 각 쌍의 제 1OR 게이트의 출력에 접속된 다른 하나의 입력을 갖는 제 1복수의 XOR게이트와, 상기 교차결합된 논리 게이트의 출력에 접속된 한 입력과 상기 각 쌍의 제 2OR 게이트의 출력에 접속된 다른 하나의 입력을 갖는 제 2복수의 XOR 게이트와를 포함하고, 상기 XOR 게이트의 출력이 상기 공통 피이드백 신호를 발생하는 다른 OR 게이트에 인가됨을 특징으로 하는 레지스터.
- 제 1항에 있어서, 상기 제 1 게이팅 수단이 출력 신호가 상기 출력 플립플롭의 상기 세트 및 리세트 입력들중 하나에 접속된 제 1출력 게이트를 포함하고, 데이터 D 입력신호를 수신하기위한 제 1, 로우드제어신호 L를 수신하기 위한 제 2, 상기 출력 플립플롭의 상태변화시 상태를 변화시키는 피이드백 신호를 수신하기 위한 제 3의, 적어도 세개의 입력들을 갖는 제 1스위칭 회로와: 출력 신호가 상기 출력 플립플롭의 상기 세트 및 리세트 입력들중 다른 것에 접속된 제 2출력 게이트를 포함하고, 반전된 데이타입력신호를 수신하기 위한 제 1, 상기 로우드제어신호 L를 수신하기 위한 제 2, 상기 출력 플립플롭의 상태변화시 상태를 변화시키는 피어드백 신호를 수신하기 위한 제 3의, 적어도 세개의 입력들을 갖는 제 2스위칭 회로와: 를 포함하고, 상기 제 1 및 제 2스위칭 회로들은 상기 데이터 신호들 D 및중의 하나가, 상기 출력 플립플롭에 상기 D +신호를 인가하는 스위칭 회로가 상기 출력 플립플롭의 상태의 변화를 나타내는 관련 피이드백 신호에 서의 소정의 스위칭 에지를 검출할 때 종료하는, 시간 동안만 상기 로우드 제어 신호의 상기 소정의 스위칭 에지의 발생시에 상기 제 1또는 제 2출력 게이트를 통해 상기 출력 플립플롭의 각 리세트 및 세트 입력에 가해지도록 동작함을 특징으로 하는 레지스터.
- 제 11항에 있어서, 상기 제 1및 제 2출력 게이트의 각각이 NAND 게이트임을 특징으로 하는 레지스터
- 제 12항에 있어서, 상기 각 출력 NAND게이트가 상기 데이터 신호들 D 및중의 하나를 수신하는 제 1입력과, 인가된 로우드 신호 L를 수신하는 제 2입력과, 하나의 관련 제어플립플롭의 출력을 수신하는 제 3입력과의 갖고, 상기 제 1스위칭 회로용 상기 제어 플립플롭이 상기 인가된 데이타 신호및 로우드 제어 신호 L을 제 1 및 제 2입력들에서 각각 수신하고, 제 3입력에서 상기 피이드백 신호를 수신하며, 상기 제 2스위칭 회로용 상기 제어 플립플롭이 상기 인가된 데이터 신호 D 및 로우드 제어 신호 L을 제 1 및 제 2입력들에서 각각 수신하고, 제 3입력에서 상기 피이드백 신호함을 특징으로 하는 레지스터.
- 제 13항에 있어서, 상기 제 1출력 NAND 게이트가 상기 제 스위칭 회로용 제어 플립플롭에 인가된 피이드백 신호를 수신하는 입력을 갖고, 상기 제 2출력 NAND 게이트가 상기 제 2스위칭 회로용 제어 플립플롭에 인가된 피이트백 신호를 수신하는 입력을 가짐을 특징으로 하는 레지스터.
- 제 13항에 있어서, 단일 피이드백 신호가 상기 제 1 및 제 2 출력 NAND게이트들에 공통으로 인가됨을 특징으로 하는 레지스터.
- 제15항에 있어서, 상기 출력 플립플롭이 한쌍의 교차결합된 논릴 게이트들로 형성되고, 상기 레지스터가 추가로 상기 공통 피이드백 신호를 발생하기 위한 제 2 게이팅 수단을 포함하고, 상기 제 2게이팅 수단이 상기 제 1교차결합된 논리 게이트의 출력에 접속된 한 입력과 상기 한 NAND 게이트의 출력에 접속된 제 2 입력을 갖는 제 1XOR 게이트와, 상기 제 2교차결합된 논리 게이트의 출력에 접속된 한 입력과 상기 다른 NAND 게이트의 출력에 접속된 다른 하나의 입력을 갖는 제 2XOR 게이트의 출력을 수신하고 그것이 출력에 상기 공통 피이드백 신호를 제공하는 OR 게이트를 포함함을 특징으로 하는 레지스터.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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