KR870009595A - 직렬-비트 2의 보수 디지탈 신호 처리 장치 - Google Patents

직렬-비트 2의 보수 디지탈 신호 처리 장치 Download PDF

Info

Publication number
KR870009595A
KR870009595A KR870002586A KR870002586A KR870009595A KR 870009595 A KR870009595 A KR 870009595A KR 870002586 A KR870002586 A KR 870002586A KR 870002586 A KR870002586 A KR 870002586A KR 870009595 A KR870009595 A KR 870009595A
Authority
KR
South Korea
Prior art keywords
coupled
input terminal
bit
output
serial
Prior art date
Application number
KR870002586A
Other languages
English (en)
Other versions
KR950012379B1 (ko
Inventor
로이 맥클래리 데니스
벤자민 디터리히 챨스
Original Assignee
글렌 에이취. 브르스틀
알 씨 에이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글렌 에이취. 브르스틀, 알 씨 에이 코포레이션 filed Critical 글렌 에이취. 브르스틀
Publication of KR870009595A publication Critical patent/KR870009595A/ko
Application granted granted Critical
Publication of KR950012379B1 publication Critical patent/KR950012379B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3812—Devices capable of handling different types of numbers
    • G06F2207/3816—Accepting numbers of variable word length
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49994—Sign extension

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Complex Calculations (AREA)
  • Communication Control (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Dc Digital Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Information Transfer Systems (AREA)
  • Color Television Systems (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

내용없음

Description

직렬-비트 2의 보수 디지털 신호 처리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예인 사인-확장 레지스터를 포함하는 직렬-비트 디지털 처리 소자의 블록 다이아그램.
제2도는 본 발명을 조합하는 직렬 처리기에 대한 시스템 타이밍을 도시하는 클럭 타이밍-파형 다이아그램.
제3도는 본 발명을 조합하는 직렬 산술 처리 소자의 블럭다이아그램.

Claims (8)

  1. 입력 및 출력 단자를 갖는 직렬 산술 처리 장치(18)와,
    입력, 출력 및 클럭 입력 단자를 갖는 직렬 이동레지스터를 구비하는 샘플 간격보다 적은데서 발생하는 샘플의 모든 비트와 더불어 동일하게 간격진 간격내에 발생하는 직렬-비트 2의 보수 디지털 신호 처리 장치에 있어서,
    입력, 출력, 클럭 입력 및 사인-확장 입력 단자를 갖는 사인-확장-레지스터(14,16)와,
    상기 직렬 이동 레지스터, 상기 레지스터 사이에 배치된 상기 산술 처리 장치 및 상기 사인 확장 레지스터를 직렬로 결합하는 수단과,
    샘플 간격당 펄스의 제1설정된 수를 갖는 제1클럭 신호(22), 샘플 간격당 제2설정된 수를 갖는 제2클럭 신호와 상기 직렬-비트 디지탈 샘플의 설정된 비트의 발생으로 발생하는 사인-확장 신호를 발생하는 수단과,
    상기 제1 및 제2클럭 신호를 각각 상기 직렬 이동 레지스터 및 사인-확장 레지스터에 결합하는 수단과, 상기 사인-확장 신호를 상기 사인-확장 입력 단자에 결합하는 수단을 특징으로 하는 직렬-비트2의 보수 디지털 신호 처리 장치.
  2. 제1항에 있어서,
    2진 가산기를 포함하는 상기 직렬 산술처리 장치(SAPU)가,
    상기 SAPU의 입력 단자에 결합된 제1가수/피가산수 입력단자, 상기 SAPU의 출력단자에 결합된 합 출력단자, 직렬-비트 샘플을 인가하는 제2가수/피가산수 입력단자를 가지며, 캐리-인 및 캐리-아웃 단자를 갖는 전가산기 회로(34,36)와,
    상기 캐리-인 및 상기 캐리-아웃 단자 사이에 결합된 하나의 샘플 비트 지연 소자(34)를 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  3. 제2항에 있어서,
    상기 SAPU의 입력단자와 상기 제1가수/피가산수 입력단자 사이에 삽입된 변환기(33)와, 제2 및 제1가수/피가산수 입력단자에 인가된 직렬 샘플 사이의 차를 제공하는 상기 전 가산기에서 각 샘플기간의 시작에 1상태로 상기 지연소자를 세트시키는 수단(SET)을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  4. 제1항에 있어서,
    2의 보수 회로를 포함하는 상기 직렬 산술 처리 장치(SAPU)는,
    상기 SAPU의 입력단자에 직렬로 결합된 변환기(45)와,
    상기 변환기에 직렬로 결합된 제1가수/피가산수 입력단자, 제2가수/피가산수 입력단자, 상기 SAPU의 출력단자에 결합된 합 출력단자 및 캐리-아웃 출력 단자를 갖는 반-가산기(46)와,
    상기 캐리-아웃 출력단자와 상기 제2가수/피가산수 입력단자 사이에 결합된 한 샘플 비트 기간 지연소자(47)와,
    각 샘플 기간의 시작에 1상태로 상기 지연소자를 세팅하는 수단(SET)을 구비하는 것을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  5. 제1항에 있어서,
    K는 정수인데, 2K로 직렬-비트 샘플을 곱하는 2진 증배기를 포함하는 상기 직렬 산술 처리 장치(SAPU)는 상기 SAPU의 입력 및 출력단자 사이에 결합된 K-단 이동레지스터(26)를 구비하는 것을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  6. 제1항에 있어서,
    상기 직렬 산술 처리 장치(SAPU)는 각 샘플 기간의 시작에서 상기 2의 보수 샘플의 사인-비트를 제공하는 탭을 포함하는 상기 SAPU의 입력단자에 결합된 레지스터(50)와 절대값 회로(50,51,52,53,54,55,56)를 포함하고, 상기 절대값 회로는,
    상기 사인 비트를 기억하는 상기 탭에 결합된 래치(51)와,
    상기 사인-비트가 각각 1 또는 0이도록 상기 제1 및 제2 데이터 입력단자에 인가된 샘플을 교번적으로 인가하고, 상기 래치에 결합된 제어단자를 가지며, 제1 및 제2 데이터 입력단자, 상기 SAPU의 출력단자에 결합된 출력단자를 갖는 스위칭 수단(52)과,
    상기 SAPU의 입력단자에 결합된 입력단자 및 상기 제 1 데이타 입력단자에 결합된 출력단자를 갖는 직렬 비트 2의 보수 회로(52)와,
    상기 2의 보수 회로의 처리 지연과 같은 지연 기간을 제공하며, 상기 SAPU의 입력단자와 상기 제2데이타 입력 단자 사이에 결합된 보상 지연 소자(53)를 구비하는 것을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  7. 제6항에 있어서,
    비교 수단으로 합병된 상기 SAPU의 출력단자에 결합된 상기 이동 레지스터(출력레지스터)는,
    상기 출력 레지스터(66)의 설정된 단에 결합된 제1입력단자와, 상기 설정된 단과, 상기 레지스트의 출력이 정수 N인 사이의 다수의 단과, 상기 제1입력 단자에 인가된 샘플과 비교되도록 직렬-비트 샘플을 인가하는 제2입력단자와,
    출력단자를 가지며, 상기 제2입력단자에 결합된 입력단자를 갖는 N-단 이동 레지스터(67)와,
    상기 출력 레지스터 및 상기 N-단 레지스터의 출력단자에 각각 결합된 제1 및 제2데이타 입력단자 제어 입력 단자, 상기 1 및 제2 입력 단자가 발생되도록 인가된 샘플의 많은 부분에 있는 출력단자를 갖는 또다른 스위치 수단(68)과,
    상기 제1 입력단자에 인가된 샘플이 상기 제2입력단자에 인가된 샘플보다 사인비트를 제외하고는 상위 비트 위치에서 논리 1를 나타내거나, 상기 제1입력 단자에 인가된 샘플이 정극성이고 상기 제2입력단자에 인가된 샘플이 부극성이며, 다른 제2상태를 나타내면 제1출력 상태를 나타내는 제어신호를 발생하는 상기 제1 및 제2입력단자에 결합된 수단(60,62,63,64,65)과,
    상기 제어 신호가 각각 제1 및 제2 상태를 나타내도록 그의 출력단자에 N-단 레지스터 또는 상기 출력레지스터를 결합하는 상기 또다른 스위치수단에 상기 제어 신호를 결합하는 래치(70)를 구비하는 것을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
  8. 제7항에 있어서,
    제어 신호를 발생하는 상기 수단은,
    각각 상기 제1 및 제2 입력단자에 결합된 각 비-변환 입력과 각각 상기 제2 및 제1 입력단자에 결합된 각 변환 입력을 가지며 각 출력단자를 갖는 제1(20) 및 제2(62) AND 게이트와,
    각각 상기 제1 및 제2 AND 게이트의 출력 단자에 결합된 J 및 K 입력단자를 가지며, 각각 출력 단자를 갖는 JK 플립-플롭(63)과,
    각각 상기 제1 AND 케이트 및 상기 JK 플립-플롭의 출력단자를 갖는 제3 AND 게이트 (64)와,
    상기 제3 및 제2 AND케이트의 출력단자에 결합된 각 입력단자와 상기 래치에 결합 출력단자를 갖는 OR 게이트(65)를 구비하는 것을 특징으로 하는 직렬-비트 2의 보수 디지털 신호 처리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870002586A 1986-03-21 1987-03-21 직렬 비트 디지털 신호 처리 장치 KR950012379B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US842653 1986-03-21
US06/842,653 US4774686A (en) 1986-03-21 1986-03-21 Serial digital signal processing circuitry
US842,653 1986-03-21

Publications (2)

Publication Number Publication Date
KR870009595A true KR870009595A (ko) 1987-10-27
KR950012379B1 KR950012379B1 (ko) 1995-10-17

Family

ID=25287908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870002586A KR950012379B1 (ko) 1986-03-21 1987-03-21 직렬 비트 디지털 신호 처리 장치

Country Status (11)

Country Link
US (1) US4774686A (ko)
EP (1) EP0238300B1 (ko)
JP (1) JPH0612547B2 (ko)
KR (1) KR950012379B1 (ko)
AT (1) ATE105950T1 (ko)
AU (1) AU596647B2 (ko)
CA (1) CA1267731A (ko)
DE (1) DE3789819T2 (ko)
DK (1) DK144187A (ko)
ES (1) ES2053531T3 (ko)
FI (1) FI89847C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783691B1 (ko) * 2006-05-11 2007-12-07 한국과학기술원 프리엠퍼시스를 가지는 직렬 전송 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5133064A (en) * 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US5010511A (en) * 1988-04-18 1991-04-23 General Electric Company Digit-serial linear combining apparatus useful in dividers
US5084834A (en) * 1988-04-18 1992-01-28 General Electric Company Digit-serial linear combining apparatus
US5119324A (en) * 1990-02-20 1992-06-02 Stardent Computer Apparatus and method for performing arithmetic functions in a computer system
DE59010847D1 (de) * 1990-12-11 1998-09-24 Siemens Ag Schaltungsanordnung zur digitalen Bit-seriellen Signalverarbeitung
US5311848A (en) * 1991-07-18 1994-05-17 Yamaha Hatsudoki Kabushiki Kaisha Induction system for engine
JP3003467B2 (ja) * 1993-08-02 2000-01-31 松下電器産業株式会社 演算装置
US6803970B1 (en) 1994-03-24 2004-10-12 Samsung Electronics Co., Ltd. Digital television receiver with match filter responsive to field synchronization code
KR100260421B1 (ko) * 1996-11-07 2000-07-01 윤종용 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기
US6009448A (en) * 1997-08-18 1999-12-28 Industrial Technology Research Institute Pipelined parallel-serial architecture for a modified least mean square adaptive filter
US6156196A (en) * 1997-12-22 2000-12-05 Zhiling Gao Apparatus for visible, preparative column chromatography
TWI226601B (en) * 2003-01-17 2005-01-11 Winbond Electronics Corp System and method of synthesizing a plurality of voices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5235264B2 (ko) * 1971-09-29 1977-09-08
US3914590A (en) * 1974-11-04 1975-10-21 Gen Electric Serial two{3 s complementer
DE2811488A1 (de) * 1978-03-16 1979-09-27 Siemens Ag Integrierbarer demodulator fuer getraegerte digitalsignale
JPS5557948A (en) * 1978-10-25 1980-04-30 Hitachi Ltd Digital adder
JPS583028A (ja) * 1981-06-30 1983-01-08 Fujitsu Ltd ２進数シリアル演算方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783691B1 (ko) * 2006-05-11 2007-12-07 한국과학기술원 프리엠퍼시스를 가지는 직렬 전송 장치

Also Published As

Publication number Publication date
FI871113A (fi) 1987-09-22
KR950012379B1 (ko) 1995-10-17
ES2053531T3 (es) 1994-08-01
EP0238300B1 (en) 1994-05-18
JPS62235680A (ja) 1987-10-15
JPH0612547B2 (ja) 1994-02-16
FI89847C (fi) 1993-11-25
DE3789819T2 (de) 1994-11-24
CA1267731A (en) 1990-04-10
EP0238300A3 (en) 1990-09-12
DE3789819D1 (de) 1994-06-23
US4774686A (en) 1988-09-27
FI871113A0 (fi) 1987-03-13
EP0238300A2 (en) 1987-09-23
ATE105950T1 (de) 1994-06-15
DK144187A (da) 1987-09-22
AU596647B2 (en) 1990-05-10
DK144187D0 (da) 1987-03-20
AU7007387A (en) 1987-09-24
FI89847B (fi) 1993-08-13

Similar Documents

Publication Publication Date Title
US5151875A (en) MOS array multiplier cell
KR870009595A (ko) 직렬-비트 2의 보수 디지탈 신호 처리 장치
US6970897B2 (en) Self-timed transmission system and method for processing multiple data sets
US4153939A (en) Incrementer circuit
US4683548A (en) Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor
GB1570931A (en) Unit circuit for forming a binary adder and a binary adder so formed
US3970833A (en) High-speed adder
US3717871A (en) Keyboard input device
Higuchi et al. Static-hazard-free T-gate for ternary memory element and its application to ternary counters
KR940001556B1 (ko) 디지탈신호처리장치
US5392229A (en) Graphics processing apparatus with video memory for storing graphics data
KR890002768A (ko) 하나 이상의 입력 비동기 레지스터
US4449197A (en) One-bit full adder circuit
Hanyu et al. Asynchronous multiple-valued VLSI system based on dual-rail current-mode differential logic
US3659090A (en) Addition or subtraction circuit for the gray codes based on the modulus of 4
US3336468A (en) Hamming magnitude determinator using binary threshold logic elements
US5615141A (en) Multiplying apparatus
KR0153962B1 (ko) 피드백 시프트 레지스터
US3423577A (en) Full adder stage utilizing dual-threshold logic
SU1246091A1 (ru) Устройство дл извлечени квадратного корн
SU913588A1 (ru) Преобразователь кода в разность частот
RU2006934C1 (ru) Устройство для вычисления комбинаторных функций
RU2231823C2 (ru) Устройство для контроля позиционных сумматоров по модулю
SU634274A1 (ru) Устройство дл сложени чисел
KR100247925B1 (ko) 곱셈기 및 그의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040903

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee