DE2811488A1 - Integrierbarer demodulator fuer getraegerte digitalsignale - Google Patents
Integrierbarer demodulator fuer getraegerte digitalsignaleInfo
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Description
261UB6
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 7g ρ j O 3 9 BRO
Integrierbarer· Demodulator für geträgerte Digitalsignale
Die Erfindung bezieht sich auf einen integrierbaren Demodulator
für geträgerte Digitalsigr,ale nit eines tal:tgesteuerten
Schieberegister.
In "Elektronik 1975, K. *C, S. 104/105" ist ein digitaler
Demodulator beschrieben, bei dem ein Dekadenzähler mit dekodierten Ausgängen eingangsseitig durch das zu
demodulierende Signal über die Parallelschaltung einer Diode mit eine© ohmschen Widerstand beaufschlagt ist,
wobei zwischen dem Signaleingang des Dekadenzählers und Masse eine Ladekapazität vorgesehen ist. Die Ausgänge
des als Dekoder eingesetzten Dekadenzählers führen das bereits in der Dioden-Widerstands-Kapazitätskombination
demodulierte Signal.
Solche durch eine extern vorgeschaltete Dioden-bzw. Widerstands- und Kondensatorbeschaltung gekennzeichneten
Demodulatoren setzen nicht nur Versuchen, sie in monolithisch integrierter MOS-Technik zu realisieren, erheblichen
Widerstand entgegen, sondern führen auch zu zeit-
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abhängigen Entlade- Ladekurven, die durch die am Eingang vorgesehene Kapazität bedingt sind. Die Entladezeitkonstante
führt außerdem zu Verzerrungen des demodulierten Signals. Als weiterer Nachteil ist ein starker Einfluß
auf die Schwellwerte des Vorverstärkers bei schwachen Eingangssignalen sowie die Gefahr einer Verstümmelung
des Code durch Signaleinbrüche zu verzeichnen. Schließlich bildet die Dimensionierung der Widerstands-Kondensatorkombination
am Eingang der bekannten Demodulatoren notgedrungen einen Kompromiß zwischen der Integrationszeitkonstanten,
die gegen die Störeinbrüche groß sein soll, und der Entladezeit, die für kleine Impulsverzerrungen
klein sein soll.
Es ist Aufgabe der Erfindung, hier eine Abhilfe zu geben, die es gestattet, auf die bei der bekannten Anordnung
vorgesehene Dioden-Kapazitätsschaltung . zu verzichten, und damit die Möglichkeit zu "geben, die mit diesen Elementen
verbundenen Nachteile auszuschalten.
Erfindungsgemäß wird der eingangs definierte Demodulator so ausgestaltet, daß das zu demodulierende Signal über
einen die Signaldauer vergrößernden und eine Abtastung durch das Schieberegister ermöglichenden Schaltungsteil
an den Signaleingang des mit mehreren unterschiedlichen Signalausgängen versehenen Schieberegisters gelegt und
daß eine dem Schieberegister nachgeschaltete sowie den Ausgang für das demodulierte Signal bildende bistabile
Kippstufe mit ihren beiden Signaleingängen durch den logischen Ausgang je eines logischen Gatters beaufschlagt
ist, dessen logische Eingänge auf je einen Signalausgang des Schieberegisters geschaltet sind.
Eine das zu demodulierende Signal dehnende Vorrichtung, die für den Eingang des soeben definierten Demodulators
besonders geeignet ist, wird, durch eine taktgesteuerte
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--5"= VPA ig ρ 1 O 3 9 gfH
bistabile Kippstufe gebildet» die insbesondere als RS-Flip-Flop
ausgebildet ist« Auch die am Ausgang des Demodulators vorgesehene bistabile Kippstufe ist zweckmäßig
als RS-Flip-Flop ausgestaltet» Das Schieberegister hat
die Aufgabe» das von dem Eingangs-Schaltungsteil„ also
insbesondere einem RS=Flip=Flop, gelieferte gedehnte
Signal abzutasten und die dadurch aufgenommene Information an das Äusgangs~Flip=Flop weiterzuleiten. Wesentlich
für die Entstehung eines verzerrungsarmen Ausgangssignals sind die zwischen de® Flip-Flop am Ausgang des
Demodulators und dem Schieberegister liegenden logischen
Gutter, deren Datenausgabe am Setzeingang bzw. am Rück·=
setseingaag des Äusgangs-Flip-Flops liegeno
Die Erfindung ifird nun mittels der Figo 1 und 2 näher
dargestellt. Beide Figuren bringen ge eine Ausgestaltung
des Demodulators ia Blockschaltbild, wobei die in Figo 2 . gebrachte Darstellung etwas detaillierter als die gemäß
'.'■■'Fig o. 1 ist.
: -
: -
Bei der ia Figo 1 dargestellten Anlage gelangt das su
■ ■ demodülierende Signal vom Signäleingang 1 an ein taktge-.':.
steTä#rter'-äcMltmigsglied FFi9 das derart aufgebaut ist,
,: daß·'-es die ,JSiga&lseit verlängert» Dies© Funktion w±va9
-i% wie. "bereits- 1b®E@rktp zweckmäßig eureh ©in Flip-Flop., ins=
. : !©sondere sin RS-Flip-Fiop,, geleistete Dieses lingangs-Flip-Flop
ist im Fall© einer Ausgestaltung gemäß Fig« 1 ■ iysaetriseh aufgebaut» Is weist somit zwei Signalausgän=
g© aufρ die aa je einem Signaleingang des in üblicher
Weis© aufgebauten Schieberegisters SR gelegt sind« Dieses Schieberegister SR kann ZoB» aus einer Kette hintereinander
geschalteter gleicher Flip-Flopzellen mit jeweils zwei Signaleingänges, und den entsprechenden Signalausgängen bestehen, die in der bei Digitalsählera bekannten
Weise hintereinander geschaltet sind» Die Flip-Flopzel=
len des Schieberegisters SR sind zudem so ausgebildet,
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daß sie einen Takteingang aufweisen, was z.B. für Zwei-Speicher-Flip-Flops
zutrifft.
Der innere Aufbau eines solchen Schieberegisters läßt neben dem durch den Ausgang der letzten Flip-Flopzelle
des Schieberegisters SR gegebenen Ausgang auch im Inneren liegende Anzapfungsstellen als Ausgänge zu, so daß
unterschiedlich angeschaltete Signalausgänge des Schieberegisters SR verfügbar sind, die zur Beaufschlagung
der zwischen dem Schieberegister SR und dem Ausgangs-Flip-Flop FF2 vorgesehenen logischen Gatter (neben dem
Ausgang der letzten Flip-Flopzelle des Schieberegisters
SR) dienen.
Das Schieberegister kann auch in anderer Weise als durch Flip-Flops realisiert sein. Eine Möglichkeit bilden z.B.
Eimerkettenspeicherschaltungen (BBD-Schaltungen) oder
auch CCD-Schaltungen.
Bei dem in Fig. 1 dargestellten Ausführungsbeispiel wird der Demodulatoreingang durch eine symmetrisches SR-Flip-Flop
FF1 gebildet, dessen Signaleingang S durch das zu demodulierende Signal und dessen Rücksetzeingang R durch
Rücksetzimpulse beaufschlagt ist, die periodisch erzeugt werden. Dabei empfiehlt es sich, wenn die Frequenz dieser
Rücksetzimpulse der Trägerfrequenz des zu demodulierenden Signals entspricht. Taktsignale werden ferner zum
Betrieb des Schieberegisters SR benötigt, die zweckmäßig zu dem Rücksetzimpulsen für das Eingangs-Flip-Flop FF1
synchronisiert sind, so daß sich die Anwendung eines gemeinsamen Taktgebers TG empfiehlt, der das Eingangs-Flip-Flop
am Reseteingang R und das Schieberegister SR am Takteingang TE mit Taktimpulsen versorgt.
Bei der in Fig. 1 dargestellten Ausführungsform weist das Schieberegister SR vier verschiedene Ausgänge A1,A2,
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A3,A4 auf, die paarweise zur Beaufschlagung der logischen
Eingänge zweier UND-Gatter U1 und U2 dienen. Der Ausgang des einen dieser Gatter U1 liegt am R-Eingang und der Ausgang
des zweiten Gatters U2 am Signaleingang S des Ausgangs-Flip-Flops
FF2. Der dem Signaleingang S zugeordnete Ausgang Q von FF2 führt das demodulierte Signal.
Das zu demodulierende Eingangssignal liegt somit am Setzeingang des Eingangs-Flip-Flops.FF1, welches periodisch
zurückgesetzt wird, so daß am Ausgang von FF1 ein Signal zur Verfugung steht, dessen Impulse gegenüber dem Ein-=
gangssignal verlängert sind. Dieses Signal wird zwischen den Resetimpulsen abgetastet und ins Schieberegister SR
übernommen. Je nach der Länge des Schieberegisters SR9 also nach der Anzahl seiner hintereinandergeschalteten
Speicherzellen, steht innerhalb des Schieberegisters SR jeweils ein zeitlich bestimmter Abschnitt des bereits demodulierten
Eingangssignals zur Verfügung, das durch entsprechend angelegte Ausgänge am Schieberegister SR abgenommen
werden kann«, Das am Ende der Schieberegisterkette zur Verfügung stehende demodulierte Signal ist vollstänndig;
es kann aber um eine Schiebetaktperiode verlängert sein.
Durch die Verwendung des Ausgangs-Flip-Flops FF2 kann die Ausgabe des demodulierten Signals von der Mindest=
dauer des Eingangssignals bzw. von einer Mindestanzahl von Eingangsimpulsen abhängig gemacht werden. Damit läßt
sich eine gewisse Störunterdrückung erreichen= Die durch das Schieberegister SR mögliche zeitliche Vorverlegung ·
des Rücksetzimpulses für das Ausgangs-Flip-Flop FF2, die aufgrund der vorgeschlagenen Schaltung durch das Schieberegister
SR zumindestens mitgesteuert wird, erlaubt eine Verkürzung des demodulierten Signals und damit eine Korrektur
der durch das Eingangs-Flip-Flop FF1 bedingten Dehnung. Eine verbleibende Verfälschung wäre nur noch
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durch die Asynchrono.tat zwischen Eingangssignal und
Schiebetakt bedingt.
Damit resultieren als Vorteile der in Fig. 1 dargestellten Ausgestaltung eines Digitaldemodulators: geringe Verzerrung,
wählbare Störunterdrückung und einstellbarer Zeitversatz zwischen Eingangs- und Ausgangssignal.
Die Ausgestaltung des Demodulators ist sowohl in bipolarer Halbleitertechnik als auch in MOS-Technik möglich.
Ein abgewandeltes Beispiel mit MOS-Feldeffekttransistoren soll nun anhand der Fig. 2 beschrieben werden. Diese
Ausführungsform zeichnet sich gegenüber der in Fig. 1 dargestellten Ausbildung durch eine unsymmetrische Ausgestaltung
bezüglich der Flip-Flops FF1 und FF2 sowie der das Ausgangs-Flip-Flop FF2 mit Signalen versorgenden
und durch das Schieberegister SR gesteuerten logischen Gatter aus.
Die Basisteile der beiden Flip-Flops FF1 und FF2 sind auch hier in üblicher Weise entweder durch kreuzgekoppelte
NAND-Gatter oder durch kreuzgekoppelte NOR-Gatter realisierbar. Im Beispielsfalle ist die zweite Möglichkeit
gewählt. Demzufolge besteht der Basisteil des Eingangs -Flip-Flops FF1 aus den kreuzgekoppelten NOR-Gattern
N0R2 und N0R3, der Basisteil des Ausgangs-Flip-Flops FF2 aus den kreuzgekoppelten NOR-Gattern NOR5 und
NOR6. Hingegen sind die der Taktversorgung und Signalversorgung von FF1 und FF2 dienenden Schaltungsteile unterschiedlich
gewählt.
Das Schieberegister SR besteht aus einer Anzahl η (im Beispielsfalle hat man η = 6) kettenartig hintereinander
geschalteter Speicherzellen, die aus jeweils einem taktgesteuerten Feldeffekttransistor Ty(J = 1, 2, ... n) mit
je einem nachgeschalteten Inverter Iy bestehen. Die FeId-
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--?·- . VPA 78 Pi 03 9
effekttransistören, vor allem auch am Eingang des Schieberegisters
SR dienen zugleich auch als Transferstufen. Die - Inverter I1/ setzen sich in bekannter Weise ebenfalls aus
MOS-Feldeffekttransistören (z.B aus der Serienschaltung
eines Enhancement-Transistors mit signalgesteuertem Gate und eines als Lastelement geschalteten zweiten Feldeffekttransistor,
z.B. vom Depletiontyp) zusammen.
Ausgänge des Schieberegisters SR können, wie ein Blick auf Fig. 2 zeigt, sowohl durch die Inverter=Ausgänge der
einzelnen hintereinander geschalteten Speicherzellen von SR als auch zwischen dem Transfertransistor und dem
Inverter innerhalb der einzelnen Speicherzelle oder Schieberegisterstufe vorgesehen sein»
Die beiden kreuzgekoppelten NOR-Gatter N0R2 und NOR 3
des Eingangs-Flip-Flops FF1 weisen je einen freien logischen Eingang auf. Der freie logische Eingang des Gatters
N0R2 liegt am Eingang E für das zu demodulierende Signals der freie logische Eingang des Gatters NOR3 liegt am Ausgang eines UND-Gatters U3>
dessen einer Dateneingang an dem mit E2 bezeichneten Takteingang und dessen anderer
Dateneingang am Ausgang eines weiteren NOR-Gatters NOR1
liegt.
Der eine logische Eingang dieses weiteren NOR-Gatters
NORI liegt wiederum am Eingang E für das zu demodulierende
Signal, der zweite logische Eingang dieses Gatters NOR1 liegt an einem Schaltungspunkt ZR innerhalb der Speicherkette
des Schieberegisters SR, so daß auf diese Weise eine Rückkopplung des Schieberegisters SR erreicht
ist.
Im Beispielsfalle liegt dieser Rückkopplungspunkt ZR im Schieberegister SR zwischen dem Transfer-Transistor T3
und dem Inverter 13 der dritten Registerstufe. In Verbin-
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-•β-- VPAT3 ρ 103 9 BRQ
dung mit den Gattern N0R1 und U3 gestattet die soeben erwähnte Rückkopplung eine zeitlich verzögerte Freigabe
der periodischen Rücksetzimpulse für das Eingangs-Flip-Flop FF1, so daß bei asynchron eintreffendem Signal das
Eingangs-Flip-Flop FF1 bereits durch den ersten Trägerimpuls sicher gesetzt wird, was im Falle periodisch andauernder
Rücksetzimpulse bei zufälligem zeitlichen Zusammentreffen nicht mit Sicherheit gewährleistet wäre.
Damit ist auch sichergestellt, daß eine verbleibende Verfälschung nur aufgrund der Asynchron!tat zwischen Eingangssignal
und Takt entstehen kann.
Der Ausgang des Eingangs-Flip-Flops FF1 ist durch den logischen Ausgang des unmittelbar durch das Eingangssignal
beaufschlagten (also an E liegenden) NOR-Gatters N0R2 gegeben, über den das gedehnte Eingangssignal an den Eingangstransistor
TT der ersten Stufe des Schieberegisters SR gelangt. Zwischen dem Eingangstransistor T1 und dem
folgenden Inverter 11 befindet sich eine Abzweigungsstelle
Z, die zugleich einen zu dem dem Schieberegister SR nachgeschalteten und anstelle des Gatters U1 in Fig. 1
vorgesehenen NOR-Gatter N0R4 führenden Ausgang des Schieberegisters SR bildet. Der zweite logische Eingang des
NOR-Gatters N0R4 liegt am Ausgang der letzten Speicherzelle des Schieberegisters SR, also im Beispielsfall am
Signalausgang des Inverters 16. Der Ausgang des NOR-Gatters N0R4 dient zur Steuerung des Setzeingangs S des
Ausgangs-Flip-Flops-FF2, also des freien logischen Eingangs des Gatters N0R5, an dessem Ausgang Q das demodulierte
Signal erscheint.
Der freie logische Eingang des Gatters N0R6, also der Reseteingang R des Ausgangs-Flip-Flops FF2, wird durch
den logischen Ausgang eines UND-Gatters U4 gesteuert, das dem Gatter Ü2 in Fig. 1 entspricht und dessen beide
logische Eingänge so beaufschlagt sind, daß der eine Ein-
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gang an dem mit E1 bezeichneten Takteingang des Demodulators liegt und der andere Eingang mit einem Schaltungspunkt
Z verbunden ist, der zwischen zwei aufeinanderfolgenden Speicherzellen, also Registerstufen des Schieberegisters
SR (im Beispielsfall zwischen die vierte und die fünfte Registerstufe) gelegt ist. Hierdurch wird eine
Verkürzung des demodulierten Signals und damit eine Korrektur der durch das Eingangs-Flip-Flop FF1 bedingten
Dehnung erreicht.
Der Eingang E für das zu demodulierende Signal liegt nicht nur an den beiden NOR-Gattern N0R1 und N0R2 sondern
auch noch an dem Gate eines Feldeffekttransistors T , dessen Source an Masse und dessen Drain auf den Abzweigungspunkt
Z zwischen dem ersten Transfertransistor T1 und dem ersten Inverter 11 im Schieberegister SR und
somit auch auf den. einen logischen Eingang des NOR-Gatters N0R4 gelegt ist. Dieser Transfertransistors T und
die angegebene Anschaltung bewirken, daß auch in den Zeiten, in denen der Transfertransistor T1 gerade kein Taktsignal
erhält (d.h. gesperrt ist), die Information eines am Eingang E vorhandenen geträgerten Signals sofort ins
Schieberegisters SR übernommen wird. In diesem Falle wird die Speicherfähigkeit der Gatekapazität des Transistors
im Inverter 11 ausgenutzt, um die bereits oben erwähnte Dehnung des an das Schieberegister SR abzugebenden Signals
zu erreichen.
Sowohl das zu demodulierende Signal am Eingang E als auch die auf die Takteingänge E1 und E2 gegebenen Taktsignale
beziehen sich auf einen Pegel, der an Masse liegt.
Die Rücksetzimpulse für das Eingangs-Flip-Flop FF1 werden durch die am Eingang E2 anfallenden Taktsignale ausgelöst,
die zugleich auch der Taktversorgung des Schieberegisters SR dienen. Aus diesem Grund sind die Gateelektroden
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derjenigen Transfertransistoren Ty, die zu Speicherzellen
mit geradzahliger Nummerierung y gehören, an den Eingang E2 gelegt. Die Gateelektroden derjenigen Transfertransistoren
Ty/, die zu Speicherzellen mit ungeradzahliger
Nummerierung V gehören, liegen hingegen an dem Takteingang E1, der auch zur Beaufschlagung des einen
logischen Eingangs des dem Ausgangs-Flip-Flop FF2 vorgeschalteten UND-Gatters U4 vorgesehen ist.
Schließlich ist noch zu erwähnen, daß die an den beiden Takteingängen E1 und E2 des Schieberegisters SR vorgesehenen
Signale derart ausgewählt sind, daß sie periodisch sind, daß sie in fester Phase zueinander liegen
und daß sich ihre Arbeitspegel nicht überschneiden.
Damit ist die in Fig. 2 dargestellte Ausgestaltung des Demodulators vollständig beschrieben. Sie weist gegenüber
der in Fig. 1 dargestellten Ausführungsform den Vorteil auf, daß es sich um eine MOS-gerechte Lösung handelt,
die Problemlos und platzsparend auf einem Silicium-Chip integrierbar ist.
2 Figuren
11 Patentansprüche
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Claims (10)
1H8I
VPA78 ρ 1 o 3 9 BRQ
Patentansprüche
[Λ/ Integrierbarer Demodulator für geträgerte Digitalsignale
mit einem taktgesteuerten Schieberegister, dadurch gekennzeichnet, daß das zu demodulierende Signal über
einen - die Signaldauer vergrößernden und eine Abtastung des Signals durch das Schieberegister (SR) ermöglichenden-
Schaltungsteil (FF1) an den Signaleingang des mit mehreren unterschiedlichen Signalausgängen (A1,Α2,Α3,Α4
bzw. Z, Z , 16) versehenen Schieberegisters (SR) gelegt
und daß eine dem Schieberegister (SR) nachgeschaltete sowie den Ausgang für das demodulierte Signal bildende
bistabile Kippstufe (FF2) mit ihren beiden Signaleingängen (R, S) durch den logischen Ausgang je eines logischen
Gatters (U1, U2 bzw. N0R4, U4) beaufschlagt ist,
dessen logische Eingänge auf je einen Signalausgang des Schieberegisters (SR) geschaltet sind»
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Ausgang des Demodulators bildende bistabile
Kippstufe (FF2) als RS-Flip-Flop ausgebildet ist»
3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der dem Schieberegister (SR) vorgeschaltete
und das zu demodulierende Signal auf dieses übertragende Schaltungsteil (FF1) als taktgesteuerte bistabile
Kippstufe, insbesondere als RS=Flip-Flop, ausgebildet
ist.
4. Vorrichtung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet,
daß die die Eingänge der den Ausgang (Q) des Demodulators bildenden bistabilen Kippstufe (FF2)
auf Ausgänge des Schieberegisters (SR) schaltenden logischen Gatter einander gleich sind und beispielsweise als
UND-Gatter (U1,U2) oder als NOR-Gatter ausgebildet sindo
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5. Vorrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet,
daß die beiden die Eingänge der den Ausgang des Demodulators bildenden bistabilen Kippstufen
(FF2) auf Ausgänge des Schieberegisters (SR) schaltenden logischen Gatter verschieden sind.
6. Vorrichtung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet,
daß das Schieberegister (SR) aus einer Anzahl η hintereinander geschalteter Speicherzellen besteht,
daß dabei die einzelnen Speicherzellen durch die Source-Drain-Strecke je eines Feldeffekttransistors (Ty) mit
nachgeschaltetem Inverter (I/) gegeben ist, und daß die Gateelektroden der Feldeffekttransistoren (Tj/) der einzelnen
Speicherzellen des Schieberegisters (SR) über zwei Takteingänge (E1, Ξ2) derart getaktet sind, daß die
Speicherzellen mit ungeradzahliger Nummerierung durch die über den einen Eingang (E1) gelieferten Taktsignale
und die Speicherzellen mit geradzahliger Nummerierung durch die über den anderen Takteingang (E2) gelieferten
Taktsignale gesteuert sind.
7. Vorrichtung nach Anspruch 5 und 6, dadurch gekennzeichnet, daß der die Speicherzellen mit ungeradzahliger Nummerierung
des Schieberegisters (SR) versorgende Takteingang (E1) an den einen logischen Eingang eines UND-Gatters
(U4) und dessen Ausgang an den einen Eingang (R) einer aus zwei kreuzgekoppelten NOR-Gattern (NOR5, NOR6) gebildeten
Flip-Flopzelle (Basis-Flip-Flop) gelegt ist, daß der zweite logische Eingang des UND-Gatters (U4) durch
den Ausgang einer im Inneren der das Schieberegister (SR) bildenden Kette von Speicherzellen liegenden Speicherzelle
mit Signalen versorgt ist, daß außerdem der eine logische Eingang eines NOR-Gatters (N0R4) am Ausgang der letzten
Speicherzelle (16) des Schieberegisters (SR), der andere logische Eingang dieses Gatters (N0R4) an einen zwischen
dem Transistor (T1) und dem Inverter (11) der er-
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sten Speicherzelle des Schieberegisters (SR) liegenden Schaltungspunkt (Z) gelegt ist.
8. Vorrichtung nach den Ansprüchen 1 bis 7, dadurch gekennzeichnet,
daß der das zu demodulierende Signal führende Eingang (E) an je einen logischen Eingang zweier
NOR-Gatter (NOR1, N0R2) gelegt ist, daß dabei das erste
NOR-Gatter (NOR1) über seinen zweiten logischen Eingang auf das Schieberegister (SR) zurückgekoppelt ist, daß
durch den Ausgang des ersten NOR-Gatters (NOR1) der eine
Eingang eines UND-Gatters (U3) gesteuert ist, daß der zweite Eingang dieses UND-Gatters (U3) taktgesteuert
ist und sein Ausgang an den freien logischen Eingang eines dritten NOR-Gatters (N0R3) geschaltet ist, daß
das dritte NOR-Gatter (NOR3) unter Kreuzkoppelung mit dem zweiten Norgatter (N0R2) eine bistabile Kippstufe
(FF2) bildet, die an dem vom Eingang (E) für das zu demodulierende Signal unmittelbar beaufschlagten zweiten
NOR-Gatter (N0R2) ihren Signaleingang (S) und am Ausgang dieses NOR-Gatters (N0R2)ihren an den Eingang des
Schieberegisters (SR) gelegten Signalausgang hat.
9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Eingang für das zu demodulierende Signal (E) an
die Gateelektrode eines Feldeffekttransistors (T ) gelegt ist, dessen Source an Masse und dessen Drain gemeinsam
mit dem zwischen dem Feldeffekttransistor (T1) und dem Inverter (11) der Eingangsstufe des Schieberegisters
(SR) liegenden Schaltungspunkt (Z) an den einen logischen Eingang des der bistabilen Kippstufe (FF2) am
'Ausgang des Demodulators vorgeschalteten und an seinem anderen logischen Eingang durch den Ausgang der letzten
Stufe des Schieberegisters (SR) beaufschlagten vierten NOR-Gatters (NOR4) geschaltet ist.
10. Vorrichtung nach Anspruch 8 oder 9? dadurch gekennzeichnet,
da zur Rückkopplung des Schieberegisters (SR)
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ein zwischen dem Feldeffekttransistor (T^) und dem zugehörigen
Inverter (Iy) innerhalb der V -ten Speicherzelle liegender Schaltungspunkt (ZR) mit dem einen logischen
Eingang des ersten NOR-Gatters (NOR1) verbunden ist.
"1. Vorrichtung nach den Ansprüchen 1 bis 10. dadurch
gekennzeichnete daß alle an den Eingängen bzw. Ausgängen
der üenjodulators ersche^nenaen Signale auf Masse
BAD ORIGIrJAL COPt
909839/0160
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19782811488 DE2811488A1 (de) | 1978-03-16 | 1978-03-16 | Integrierbarer demodulator fuer getraegerte digitalsignale |
FR7905744A FR2420248A1 (fr) | 1978-03-16 | 1979-03-06 | Demodulateur integrable pour des signaux numeriques a frequence porteuse |
US06/019,136 US4438407A (en) | 1978-03-16 | 1979-03-09 | Integrable demodulator for digital signals modulated onto carriers |
JP54029303A JPS5915590B2 (ja) | 1978-03-16 | 1979-03-13 | デイジタル信号に対する集積可能の復調器 |
GB7909244A GB2022962B (en) | 1978-03-16 | 1979-03-15 | Demodulator for digital signals |
GB7912570A GB2020500B (en) | 1978-03-16 | 1979-04-10 | Non-linearity compensating circuit for high-frequency amplifiers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19782811488 DE2811488A1 (de) | 1978-03-16 | 1978-03-16 | Integrierbarer demodulator fuer getraegerte digitalsignale |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2811488A1 true DE2811488A1 (de) | 1979-09-27 |
DE2811488C2 DE2811488C2 (de) | 1988-04-07 |
Family
ID=6034629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19782811488 Granted DE2811488A1 (de) | 1978-03-16 | 1978-03-16 | Integrierbarer demodulator fuer getraegerte digitalsignale |
Country Status (5)
Country | Link |
---|---|
US (1) | US4438407A (de) |
JP (1) | JPS5915590B2 (de) |
DE (1) | DE2811488A1 (de) |
FR (1) | FR2420248A1 (de) |
GB (2) | GB2022962B (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6241584U (de) * | 1985-09-02 | 1987-03-12 | ||
US4774686A (en) * | 1986-03-21 | 1988-09-27 | Rca Licensing Corporation | Serial digital signal processing circuitry |
US4750215A (en) * | 1986-06-24 | 1988-06-07 | Cincinnati Microwave, Inc. | Police radar signal detection circuitry for a police radar warning receiver |
JPH02130388U (de) * | 1990-03-06 | 1990-10-26 | ||
US5313496A (en) * | 1990-12-26 | 1994-05-17 | Trw Inc. | Digital demodulator circuit |
US5815038A (en) * | 1995-04-28 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Distortion compensation circuit |
US7277687B2 (en) * | 2003-12-03 | 2007-10-02 | Starkey Laboratories, Inc. | Low power amplitude modulation detector |
CN111464211A (zh) * | 2019-01-18 | 2020-07-28 | 苏州信卓胜电子科技有限公司 | 直流载波双向通讯接口电路系统 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2050475A1 (de) * | 1969-10-16 | 1971-04-29 | Motorola Inc | Datendekodierer |
US3997847A (en) * | 1975-10-29 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Digital demodulator for differentially encoded phase-shift-keyed data |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1460565A (fr) * | 1965-05-21 | 1966-03-04 | Alcatel Sa | Procédé de modulation pour la transmission de données numériques et appareillage pour sa mise en oeuvre |
US3810111A (en) * | 1972-12-26 | 1974-05-07 | Ibm | Data coding with stable base line for recording and transmitting binary data |
JPS5010906A (de) * | 1973-05-28 | 1975-02-04 | ||
US3860907A (en) * | 1973-06-21 | 1975-01-14 | Ibm | Data resynchronization employing a plurality of decoders |
-
1978
- 1978-03-16 DE DE19782811488 patent/DE2811488A1/de active Granted
-
1979
- 1979-03-06 FR FR7905744A patent/FR2420248A1/fr active Granted
- 1979-03-09 US US06/019,136 patent/US4438407A/en not_active Expired - Lifetime
- 1979-03-13 JP JP54029303A patent/JPS5915590B2/ja not_active Expired
- 1979-03-15 GB GB7909244A patent/GB2022962B/en not_active Expired
- 1979-04-10 GB GB7912570A patent/GB2020500B/en not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2050475A1 (de) * | 1969-10-16 | 1971-04-29 | Motorola Inc | Datendekodierer |
US3997847A (en) * | 1975-10-29 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Digital demodulator for differentially encoded phase-shift-keyed data |
Non-Patent Citations (1)
Title |
---|
SCHULENBURG,M.: Einfache Fernsteuerung für 9 Kanäle, In: Elektronik 1975, H.10, S.104-105 * |
Also Published As
Publication number | Publication date |
---|---|
GB2022962B (en) | 1982-04-07 |
FR2420248A1 (fr) | 1979-10-12 |
FR2420248B1 (de) | 1984-01-20 |
JPS5915590B2 (ja) | 1984-04-10 |
GB2022962A (en) | 1979-12-19 |
JPS54127670A (en) | 1979-10-03 |
GB2020500B (en) | 1982-07-07 |
DE2811488C2 (de) | 1988-04-07 |
US4438407A (en) | 1984-03-20 |
GB2020500A (en) | 1979-11-14 |
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