DE1907791A1

DE1907791A1 - Logikschaltung

Info

Publication number: DE1907791A1
Application number: DE19691907791
Authority: DE
Inventors: Rubinstein Richard Bernard
Original assignee: Arris Technology Inc
Current assignee: Arris Technology Inc
Priority date: 1968-03-15
Filing date: 1969-02-15
Publication date: 1969-10-09
Also published as: FR2003944A1; GB1258112A; US3517210A

Description

DIPL.-PHYS. F. ENDLICH β034 unterpfaffenhofen

PATENTANWALT \ *-"—sse * 12.2^1969

TELEFON: (MÜNCHEN) 84S6 38

IQ Π 7 7 Q 1 TELEGRAMMADRESSE:
νί U / / *J I PATENDLICH MÜNCHEN

CABLE ADDRESS: PATENDLICH MUNICH

Meine Akte:G-23O3

Anmelderin:General Instrument Corporation, Delaware
65 Gouverneur Street, Newark, New Jersey

LogiKschaltung

Die Erfindung betrifft die Logikschaltungstechnik, insbesondere die Logikschaltungsteehnik mit Feldeffekttransistoren.

Eine der bedeutendsten jüngeren Entwicklungen auf dem Gebiet der Halbleitertechnik stellt der Metalloxyd-Feldeffekttransistor (FET) dar, der auch Feldeffekttransistor mit isoliertem Gatter
genannt wird. Im Gegensatz zu den üblichen Halbleiterbauelementen ist der FET eine· spannungsgesteuerte und nicht eine stromgesteuerte Einrichtung. Bei Anlegen eines negativen Spannungspegels an sein Gatter befindet sich der FET im leitenden oder Ein-Zustand, und wenn eine positivere Spannung dem Gatterpegel (gewöhnlich ein Bezugspotential wie Erde) überlagert wird, wird der FET gesperrt oder in den Aus-Zustand geschaltet. Daraus ist ersichtlich, daß
der FET als spannungsgesteuerter Schalter arbeitet, der für Schalt- und Logikkreise geeignet ist, wie sie für Digitalrechner weit
verbreitet sind.

Ein Vorteil der Verwendung von FETs in der Logikschaltungsteehnik besteht darin, "daß die FETs leicht in integrierte Schaltungsblöcke eingebaut werden können, was eine verbesserte Miniaturisierung und eine Verringerung der Leistungsaufnahme der Logikschaltung ermöglicht. Die FETs können ebenso wie die zugehörigen Schaltungselemente zusammen in einem einzelnen Block eingebaut
werden, da die einzelnen Blöcke verbunden werden, um die Gesamtlogikschaltung zu ergeben.

Ein Grundbaustein der gegenwärtig verwendeten Logiksysteme
ist der Datennegator der Eingangsdaten von einer vorgeschalteten Logikschaltung empfängt und ein Ausgangssignal mit zu den Ein-

909841/1291

gangsdaten umgekehrter Polarität erzeugt. Das negierte Datensignal wird als Eingangssignal für eine nachfolgende Logikstufe oder Logikstüfen verwendet, die vorbestimmte Logikoperationen ,. vornehmen. Um den Betrieb der verschiedenen Stufen des Logiksystems zu synchronisieren, werden synchrone Taktimpulse vorbestimmter Frequenz und Phasenlage in jede Stufe des Logiksystems eingespeist. Für die FET-Logikschaltungstechnik hat es sich als sehr vorteilhaft herausgestellt, 4-Phasen-Taktimpulse zu verwenden, die eine yorbestimmte Phasenlage zueinander aufweisen.

Die Negatorschaltung empfängt bestimmte der Takt impuls *- signale, die eine vorbestimmte Phasenlage zu den Taktimpulssignalen aufweisen, die durch die Logikschaltüngen empfangen werden, so daß das Ausgangssignal des'Datennegators synchron mit den

\gß Aus gangs signal en der Logikschaltungen abgetastet werden'kann.

Auf diese Weise werden die Daten am Ausgang der. ersten Logikschaltung zum Datennegator und zu der Eingangsstufe einer zweiten Logikschaltung übertragen. Das negierte Ausgangssignal des Datennegators wird auch zur zweiten Logikschaltung übertragen und kann dort im gleichen Zeitintervall wie das Äusgangssignal der ersten Logikschaltung abgetastet werden."

Das Auftreten einer unvermeidlichen Kopplungskapazität zwischen dem Gatter und der Senke und dem Gatter und der Quelle des FETs führt zu Schwierigkeiten in der FET-Logikschaltungstechnik, indem ein unerwünschtes Koppeln von den Taktimpulsen entsprechenden Signalen von einer Stufe der Logikschaltung zu

^. einer anderen auftritt. Die Einkopplung eines positiv·veriaufenden Taktimpulses in eine nachfolgende Logikstufe wegen der Kopplungskapazität zwischen den Anschlüssen der ersten Logikschaltung kann das Ausschalten des FETs der zweiten Logikstüfe verursachen, so daß eine falsche. Logikoperation vorgenommen wird. Es ist auch möglich, daß ein negativ verlaufender Taktimpuls in die nächste Logikstufe wegen der Kopplungskapazität eingespeist wird, und gerade dieser negative Taktimpuls kann bewirken, daß die Logikstufe fehlerhafterweise in den leitenden Zustand geschaltet wird. Es hat sich jedoch herausgestellt, daß letztere Schwierigkeit nicht so kritisch wie die erstere ist. Wenn der erste FET .durch den negativ verlaufenden Taktimpuls eingeschaltet wird, ist die Ampli-

90 98 4 1/1 29 f

tude des Taktimpulses begrenzt, da der negative Taktimpuls schnell abklingt.' Daher beschäftigt sich die Erfindung in der Hauptsache mit der Einkopplung von positiven Taktimpulsen in eine zweite Logikstufe, so daß unerwünschterweise unbeabsichtigt die zweite Stufe in" den Aus- oder gesperrten Zustand geschaltet wird.

Es ist'daher Aufgabe der Erfindung, eine verbesserte Logikschaltung wie einen Datennegator mit E¹ETs anzugeben, für die die positive Kopplung von Taktsignalen zum Negator im wesentlichen kompensiert ist. Weiter soll bei einer derartigen Logikschaltung wie einem Datennegator eine Phase eines Mehrphasen-Taktimpulses verwendet werden, um unerwünschte Signale zu kompensieren, die durch die Kopplung einer anderen Phase des Taktsignals entstehen.

Es hat sich herausgestellt, daß die Verwendung einer Einrichtung zur Kompensierung der Wirkung der T-aktimpulskopplung eine zu starke Korrektur des Datensignals" verursachen kann, so daß der Signälspännungspegel des Negätoreingangsdatensignals auf einen Pegel unterhalb der Schwellenspannung des Negatoreingangs-FETs fällt, so daß eine unrichtige Logiköperatiön auftreten kann. Es ist daher weiter Aufgabe der Erfindung, eine .Logikschaltung wie einen Datennegator anzugeben, die eine weitere Einrichtung zur Korrektur der Überkompensation der Taktimpulskopplung hat. Durch die Erfindung wird eine Datennegatorschaltung angegeben, die ein Datensignal ebenso wie Taktsignale vorbestimmter Frequenz und Phasenlage empfängt. Zur Kompensierung der unerwünschten Signale, die durch die Kopplung mindestens einer Phase des Taktimpulses durch ein Halbleiterschaltelement der vorhergehenden Logikstufe zum Negator erzeugt werden, dient einer Einrichtung zum Koppeln einer anderen Phase des Taktimpulses mit dem Negator. Letztere Phase des Taktimpulses kompensiert die Signale, die . durch die" positive Kopplung der anderen Taktimpulsphasen entstehen. In einem bevorzugten Ausführungsbeispiel gemäß der Erfindung wird das Einspeisen der kompensierenden Taktimpulsphase durch einen Kondensator vorgenommen, der mit einem seiner Anschlüsse an eine Quelle der korrigierenden Taktimpulsphase angeschlossen ist. Es hat sich jedoch herausgestellt, daß die Verwendung des kompensierenden Taktimpulses die Gefahr einer Überkompensation des Datensignals am Negator-EET mit sich bringt. Zur Vermeidung dieser Überkompensation ist ein zweiter Kondensator zwischen das

9 0 9 8 4 1/12 91'

■■"■ ■;■■. ..;■ ..- .-, '.,V-.. tmiirn

Gatter des Negator-FETs' und Erde oder einem anderen Bezugspotential geschaltet/ tun den--kompensierenden Taktimpuls zu" : · schwächen. Durch die Schaltung gemäß.der Erfindung: werden.Logiksignale, die sowohl "0" als auch "1" entsprechend, genau in den Datennegator trotz vorhandener unerwünschter Signale eingespeist, .die durch die Kopplung der Taktsignale vorhanden sind,_λ und trotz der überkompensation, die durch die Einrichtung zur Kompensie- -.; . rung der/Kopplung dieser Taktsignale erzeugt wird. , -,

Die Erfindung soll anhand der Zeichnung näher erläutert werden. Es zeigen: _ .. . ; ·",

Fig.1 schematisch ein Schaltbild einer typischen Logiksehältung mit der Datennegatorschaltung gemäß der ErfindungΓ

Fig.2 ein Impuls-Zeit-Diagramm, aus dem die gegenseitige : Phasenlage der vier Taktphasen ersichtlich ist, die für den _v Betrieb der Logikschaltung von Fig-.1 verwendet werden;

Fig.3 einen genaueren Ausschnitt aus dem Impuls-Zeit-Diagramm von Fig.2; und

Fig.4a-d Impuls-Zeit-Diagramme, aus denen die Kopplungskompensation und die Überkompensationskorrektur,-"wie: sie durch. ·-; die Erfindung vorgenommen werden, ersichtlich sind. - -

Fig.l zeigt schematisch ein Schaltbild eines Teils eines Logiksystems, das Feldeffekttransistoren (FETs) als Logik- oder Schalteinrichtungen verwendet. Infolge größerer Fortschritte in der Halbleiterfertigungstechnik ist es jetzt möglich, eine Anzahl derartiger FETs zusammen mit den zugehörigen Schaltelement- ■ Parametern zu bilden, die alle in einem einzigen integrierten ..-■ Schaltungsblock eingebaut werden können, so daß eine beträchtliche Platzeinsparung für Rechnerlogikstufen erzielt wird»

Wie bereits erwähnt worden ist, ist der FET ein Halbleiter-; bauelement, das sich von dem bekannteren Transistor darin unter*- scheidet, daß es.spannungs- und nicht stromgesteuert ist. Im . ■ Gegensatz zu dem üblichen Transistor ist die Eingangsimpedanz _: des FETs relativ groß. Kurz gesagt, die Arbeitsweise eines FETs beruht auf der Steuerung des Stromflusses in einem Kanal zwi- / sehen der Quelle und der Senke. Der Stromfluß wird in dem Karial durch die Spannung gesteuert, die an das Gatter des FETs. angelegt ist. Bei einem normalen Betrieb sin däie Spannungsanschlüsse

90 9 841/129t

des FETs auf solchen Potentialen gehalten, daß der Senken-Substrat- und der Quellen-Substrat-Übergang rückwärts gespannt, sind. Wenn das Gatter auf Erdpotential liegt, stellen diese rückwärts gespannten übergänge eine relativ hohe Impedanz für einen Stromfluß von der Quelle zur Senke dar. Wenn jedoch die Gatter-Spannung ausreichend negativ gemacht wird, wird die Leitfähigkeit einer dünnen Schicht des Halbleitermaterials in der Nähe der Fläche, die unterhalb des Gatterbereichs liegt, invertiert. Wenn dies der Fall ist, werden die rückwärts gespannten Übergänge, die einen Quellen-Senken-Strom behindern, durch einen induzierten Kanal überbrückt, der in der Halbleiterschicht zwischen der Quelle und der Senke ausgebildet wird. In Abhängigkeit von der Art des verwendeten Halbleitermaterials wird diese Schicht entweder Anreicherungs- oder Verarmungsschicht genannt.

Die in Fig.l abgebildete Logikstufe hat eine erste Logik-Schaltung 10, deren Ausgang an einen dynamischen Negator 12 und an den Eingang einer zweiten Logikstufe 14 angeschlossen ist. Die Logikstufe 14 empfängt auch das Ausgangssignal vom Negator Es ist ersichtlich, daß die Logikstufen 10 und 14 im abgebildeten Ausführungsbeispiel beide NÜND(NAND)/NODER(NOR)-Schaltungen sind, deren Arbeitsweise allgemein in der Rechnertechnik bekannt ist, und die nicht zur Erfindung gehören. Daher soll die Beschreibung der Schaltungen 10 und 14 relativ kurz sein.

Die Logikschaltung 10 hat mehrere parallel angeordnete, in Serie geschaltete FSTs, wobei jeder in Serie geschaltete FET-Strompfadeine einzelne NUND-Logikschaitung bildet. Daher hat wie im abgebildeten Ausführungsbeispiel die erste NUND-Schaltung 11 mehrere FETs Q . Q, ,. ..Q , die zu einer Serienschaltung

a Jj η

angeordnet sind, wobei benachbarte Senken- und Quellenübergänge jeweils aufeinanderfolgender FETs in dieser Schaltung miteinander verbunden sind. Eingangslogiksignale L₁, L~«··.L werden in die Gatter von Q , Q, ,...Q eingespeist. Eine zweite NUND-Schaltung 13, die FETs Q _f ,Q₁. ?. · .Q , aufweist, ist parallel

- ei JD Γ1

zur NUND-Schaltung 11 geschaltet und empfängt Eingangsdatensignale L,,/Loi, «·.L ,. Es ist ersichtlich, daß jede der parallelen FET-NUND-Schaltungen eine beliebige Anzahl η von FETs entsprechend der Anzahl der Eingangssignale, die in jede NUND-Schaltung eingespeist werden, aufweisen kann. Bei richtigem

9 0 9 8 4-1 /12 9t

Einspeisen der Taktimpulse erzeugt das Auftreten eines negativen Logiksignale ?1" am Eingangsgatter jedes Logikelements des J¹ETs ·-· einer bestimmten NUND-Schaltung ein positives Signal am Ausgangsanschluß 18 der Logikschaltung 10. D.h., wenn jedes der in die Gatter der FETs Q . Q, ,...Q eingespeisten Signale negativ ist, tritt ein positives Signal am Ausgang der NUND-Schaltung und am Anschluß 18 auf, wenn eine geeignete Phase des Taktimpulses auftritt. Wenn einige oder alle der Signale am Eingang einer NUND-Schaltung auf Erdpotential oder dem Logikpegel'"0" liegen, erzeugt die NUND-Schaltung ,ein negatives Ausgangssigna,!. Beim Auftreten eines Logiksignals "1" am Ausgangsanschluß irgendeiner der NUND-Schaltungen der Logikschaltung 10 tritt ein entsprechendes Logiksignal am Ausgangsanschluß 18 auf, so daß die Logikschaltung 10 als eine NUND/NODER-Schaltung arbeitet. Die negative oder Regierte Funktion der Eingangslogiksignalewird durch die Negation' des Eingangssignallogikpegels gewonnen, die durch jeden FET in den NUND-Schaltungen der Logikschaltung 10 vorgenommen wird.

Ähnlich kann die Logikschaltung 14 mehrere parallele NUND-Schaltungen aufweisen, von denen nur zwei in Fig.l abgebildet sind, um eine NUND/NODER-Logikoperation vorzunehmen. Es ist ersichtlich, daß das Ausgangslogiksignal der Logikschaltung IO über eine Leitung 16 in den Eingang eines FETs Q~ eingespeist wird, der zusammen mit einem FET Q₀ eine NUND-Schaltung IS bildet. Das Eingangslogiksignal für den FET Q- wird von einer (nicht abgebildeten) Logiksignalquelle eingespeist. Das Ausgangsdatensignal der Logikschaltung 10 wird in das Gatter des Eingangs-FETs Q₅ des Datennegators 12 eingespeist, durch den Datennegator 12 negiert und anschließend in ein FET Q_fi eingespeist, der parallel zu der NUND-Schaltung 15 der Logikschaltung 14 geschaltet ist.

. Es hat sich als sehr vorteilhaft herausgestellt, eine sogenannte 4-Phasen=-Logik für den Betrieb des FET-Logiksystems zu verwenden. Bei einer derartigen Schaltung wird eine Folge von vier Taktimpulsen mit jeweils gleicher Frequenz, aber vorbestimmter Phasenverschiebung gegeneinander, in die verschiedenen Stufen des Logiksystems eingespeist. Durch die richtige Phasenverschiebung und Einspeisung der. entsprechenden Takt- ■

9841/129t

, — 7 ■—■-■■ ,

impulse in die verschiedenen Stufen des Logiksystems kann ein synchrones Abtasten in den entsprechenden Stufen des Logiksystems vorgenommen werden. Ein typisches Impuls-Zeit-Diagramm für ein 4-Phasen-Logiksystem ist in Fig.2 abgebildet, wo die 4-Phasen-Taktimpulse mit 0., 0₂', 0- und 0. bezeichnet sind. Es ist ersichtlich , daß die Frequenz jedes Taktimpulses die gleiche ist und zweckmäßigerweise 5 MHz betragen kann, daß aber jeder Taktimpuls seinen eigenen Phasenverlauf aufweist. Um eine Bezugnahme im Logiksystem von Fig.1 zu ermöglichen, entspricht der maximale positive Wert jedes Taktimpulses im wesentlichen dem Erdpotential, während der maximale negative Ausschlag jedes Taktimpulses im wesentlichen - 24V entspricht.

Der Taktimpuls 0₃ wird gleichzeitig in die Senke und das Gatter des FETs Q. und in jede NUND-Schaltung der Logikschaltung 10 eingespeist. Die Quelle des FETs Q-. und die Senke des FETs Q-. sind mit dem Ausgangsanschluß 18 der Logikschaltung verbunden. Sie sind auch über eine Leitung 16 mit dem Gatter -des FETs Q₂ der Logikschaltung 1.4. verbunden. Der FET Q₂ wird unbedingt in negativer Richtung gespannt, während der Taktimpuls 0₃ negativ ist. Der Taktimpuls 0. wird in das Gatter des FETs Q₃ eingespeist, und infolgedessen werden die Eingangsdatensignale L₁,L₂- L der Logikschaltung 10 abgetastet, während der Taktimpuls 0₃ wieder Erdpotential annimmt und der Taktimpuls 0. negativ wird. Wenn also alle Eingangsdatensignale L,, L₂ bis L zur Abtastzeit negativ sind, ist der Ausgang der NUND-Schaltung 11 und damit der Logikschaltung 10 am Anschluß 18 auf Erdpotential oder OV da es Aufgabe der NUND-Schaltung 11 ist, das Eingangssignal zu negieren.

Die Arbeitsweise der Logikschaltung 14 ist im wesentlichen die gleiche wie die der' Logikschaltung 10, wobei das Abtastintervall durch die Taktimpulse 0, und 0₂ bestimmt wird, die in die FETs Q₁ bzw. Q_3a eingespeist werden. Der Taktimpuls 0₁ wird' auch in jede NUNB-Schaltung der Logikschaltung 14 eingespeist. Ein Abtasten tritt auf, wenn 0. positiv und 0₂ negativ ist. Aus dem Impuls-Zeit-Diagramm von Fig.2 ist ersichtlich, daß das Abtasten der Logiksehaltung 10 zu einer anderen Zeit als das Abtasten der Logikschaltung 14 stattfindet. Der Ausgangsanschluß 18 der Logikschaltung 10 ist über eine

Leitung 20 mit dem Gatter des FETs Q₅ des Datennegators 12 . verbunden. Es ist ersichtlich, daß die Eingangssignale IN?/ ^INo und IN von anderen (nicht abgebildeten) Logikschaltungen in andere FETs wie Q₁₂' °-i3 ^t)ZW*Q_n im Negator 12 eingespeist werden können, so daß der Negator als NODER-Schaltung mit mehreren Eingängen arbeitet. Die Datennegatorstufe, die noch.einmal das Äusgangsdatensignal der Logikschaltung 10 negiert, arbeitet wie" folgt. -

Der Taktimpuls 0₃der in das FET Q₁ eingespeist ist, dient zum negativen Aufladen der Eingangskapazität des Gatters des FETs Q^ während des negativen Teils des Taktimpusles 0₃. Im FET Q₄ ist wie in den FETS Q₁ und Q das Gatter mit der Senke in einer selbst-

j. ^a

vorspannenden Anordnung verbunden, die zu einer Zweianschluß-- ^;

α oder Diodenanordnung mit nichtlinearer Widerstandscharakteristik führt. Diese Anordnungen bilden eine Halbleiterstrombegrenzungslast für die FETs Q₅, Q₃ bzw.Q₃₃. Der Taktimpuls 0₄ wird in die Quelle und das Gatter des FETs Q. des Negators 12 und in die Quelle des FETs Qr des Negators 12 eingespeist, so daß zu der Zeit, während der 0^ negativ ist und 0₃ auf Erdpotential zurückgekehrt ist, eine Datenübertragung von der Logikschaltung 10 zum Eingang des Datennegators 12 des Logiksignale "lüoder 0 V-Signals~ vorgenommen werden kann. Die Eingangskapazität des FETs Q₁- wird: durch das Logiksignal "1" von einer negativen Spannung auf im wesentlichen Erdpotential oder 0 V aufgeladen. Wenn ein iogiksignal "1" nicht am Ausgangsanschluß 18 der Logikschaltung 10 auftritt, bleibt das Gatter des FETs Qc negativ. Während der Zeit,

P zu der der Taktimpuls 0₄ negativ ist, lädt der FET Q₄ die Eingangskapazität des FETs Q₆ der Logikschaltung 14 auf. Wenn der Taktimpuls 0^ positiv wird, (.d.h. Erdpotential annimmt),wird der FET Q. gesperrt, und der FET Q₅ wird in den Ein- oder leitenden Zustand geschaltet, wenn ein Logiksignal "0" (negative Spannung) vom Ausgang der Logikschaltung 10 am Gatter des FETs Q₅ auftritt. Daher tritt am Ausgangsanschluß 22 des- Datennegators 12 das negierte Signal am Gatter des FETs Q₅ auf und erreicht den Logikpegel "1", nachdem 0₄ positiv geworden ist, und nimmt den stationären Wert des Erdpotentials oder von 0 V an. .-"/-.

Es ist also ersichtlich, daß die Verwendung der 4-Phasen-Logikimpulse, die in die verschiedenen Logikstufen des Gesamt-

90984 1/12 91

- 9 - 1007791

logiksystems eingespeist werden, das synchrone Abtasten der Datensignale, die von der Logiksehaltung 10 empfangen werden, .und des negierten Dätensignals erlaubt, das durch den Negator 12 erzeugt wird, am.Anschluß 22 auftritt und in die Logiksehaltung 14 eingespeist wird. Falls diese Daten von der Lpgikschaltung in eine dritte Logiksehaltung eingespeist werden sollen,^gewährleistet die Verwendung der phasensyhehr©frisierten Taktimpulse ein ähnlich synchrones Abtasten sowohl der Daten- als auch der negierten Datensignale.

Im vorangegangenen Besehreibungsteil ist ein 4-Phasen-Logiksystem mit einem. Datennega.tor zwischen verschiedenen Logikschaltungen des Systems beschrieben worden, um ein negatives öder negiertes Datensignal zu erzeugen, wobei eine Einrichtung zum synchronen Abtasten der Datensignale vorhanden ist, Es hat sich ä jedoch herausgestellt/, daß wegen der immer 'vorhandenen Kopplungskapazität zwischen dem Gatter und der Senke und zwischen dem Gatter und der Quelle der FETs ein unerwünschtes Koppeln der Taktimpulse zwischen den verschiedenen Logikstufen und zwischen der Logiksehaltung und dem Datennegatpr auftritt. Daher.wird in der Schaltung von Fig.l der Taktimpuls 0₃ zwischen dem Gatter und der Senke von Q₁ wegen der Kopplungskapazität des FETs Q, gekoppelt, während der Taktimpiils 0. zwischen dem Gatter und der. Senke des FETs Q₃ gekoppelt wird. Die gekoppelten Teile der Taktimpulse 0-, und 0 . stellen daher unerwünschte zusätzlich Signale dar, die am Ausgangsanschluß 18 der Logiksehaltung ■auftreten und unvermeidbar in das Gatter des FETs Q^ des Datennegators 12 eingekoppelt werden. ' ' '

Der mögliche nachteilige Einfluß der zusätzlichen Signale, die durch das Koppeln der Taktimpulse 0- und 0\ in das Gatter des Datennegators 12 entstehen, und die Art Und Weise, in der die Erfindung diese Kopplung korrigiert, soll'jetzt'unter besonderer Berüeksichtigung von Fig.! und der Impulsdiagramme von Fig.3 und beschrieben werden. Das Problem der Kopplung der Taktimpulse zum Eingang des FETs Q₁. ist am größten,wenn ein ne'gätives Sig- " nal (Logiksignal "0") von der Lögilcschaltung iö zum Gatter des FETs Qr übertragen werden soll. Dieser Zustand iis't am besteh aus Fig.4a ersichtlich". Ein Logiksigiial ¹¹O"¹ erzeugt eiiie'negative Spannung 25 am Gatter des FETs "Q₅. Das unerwünschte Signal,

" >f (M 8·

das durch das Koppeln der positiv ansteigenden Flanke 2J6 ,(FIg, 3) des Taktimpulses Q_, der in das Gatter des FETs- Q₅ eingespeist,; _v ■-wird, entsteht, hebt den Signalpegel am Gatter des FEfS g₅ um * einen Betrag an, der im wesentlichen gleich dem Betrag ,des Kopplungssignals ist, wie bei 27 abgebildet ist. Die positive Kopplung einer ansteigenden Flanke 28 des Taktimpulses 0, erzeugt ein weiteres unerwünschtes Signal am Gatter des FETs Qg, das eine zusätzliche Erhöhung des Spannungspegels am Gatter des FETs ! Q_n. bedeutet, wie bei 29 abgebildet ist. Es ist ersichtlich, daßder Pegel des Signals am Pegel 29 gefährlich, nahe dem Erdpotential kommt, bei dem der FET Qc irrtümlich in den Aus^- oder nichtleitenden Zustand geschaltet wird. D.h., die unerwünschten Kopplungssignale _r die durch das Koppeln der ansteigenden Teile der

W Taktimpulse 0o ^unc* 0λ durch die FETs Q₁ bzw.Q₃ entstehen und ·-.

am Gatter des FETs Q,- auftreten, bewirken,_ -daß der Gesamtsignal— pegel am Gatter des FETs Q,- sieh der Schwellenspannung oder dem Erdpotential nähert, bei dem der Schaltzustand des FETs Q₁. irrtümlich geändert wird . Das würde zu einem falschen Logikpegel zur Äbtastzeit des FETs Q₅ führen, d.h.,wenn der Taktimpuls 0λ > positiv wird. ' " · " ■■

Gemäß einem Merkmal der Erfindung ist ein Kondensator C, (Fig.l) zwischen das Gatter des FETs Q₅ und die Quelle des Taktimpulses 0₂ geschaltet, um die Wirkung . der Kopplung; der Signale-, die durch die Kopplung der Taktimpulse 0₃ und 0. bedingt" ist, ^; aus noch zu erklärenden Gründen zu kompensieren. Aus-Figo2'und3

fe ist ersichtlich, daß der Taktimpuls 0~ abfällt, wenn der Taktimpuls 0, ansteigt, so daß die beiden Taktimpulse im wesent- . liehen um 180 gegeneinander phasenverschoben sind. Daher kompen*· siert das zusätzliche Auftreten der abfallenden Impulsflanke 36 . des Taktimpulses 0₂ (Fig.3) über den Kondensator C, aiii Gatter des FETs Q_g, wenn die ansteigende Flanke 28 des Taktimpul'ses 0j auftritt, die Wirkung des Kopplungsslgnals, das durch die ^; ' Kopplung der positiven Flanke des'Taktimpulses 0^ "entstöht. ' Das ist deutlich aus Fig^4b ersichtlich, wo noch der\ahstieg 21 " ■' infolge der Kopplung des Taktimpuls es 0o vorhanden igt. Der" '^**'" Anstieg .27 ist zu klein, um; möglicherweise den FET Q₅" Irrtum^ 'W--licherwelse in den gesperrten Zustand umzuschalten. Die 'E^:±nspei.^w ■'*'-sung des Taktimpulses 0₂ über den Kondensator C, in das Gatter

des νFETs Q₅ verhindert jedoch ein weiteres Ansteigen des Signalpegels wie bei 28, indem die Wirkung der Signale kompensiert wird, die durch die Kopplung des Taktimpulses 0. entsteht, so daß dort der Signalpegel auf seinen negativen Pegel zurückkehrt, wie bei 30 gezeigt wirdj wenn der Taktimpuls 0₂ abfällt.

Infolge der Einspeisung der kompensierenden Taktphase 0₂ über den Kondensator C₁ wird also das Datensignal des Eingangs des Negators 12 im wesentlichen auf dem richtigen negativen Pegel gehalten, der dem richtigen Logikdatensignal "0" entspricht.

Falls ein Logiksignal "1" oder ein Erdpotentialsignal von der Logikschaltung 10 zum Negator 12 übertragen werden sollte, führt die Einspeisung de s Taktimpulses 0₂ in das Gatter des FETs Q₅ über den Kondensator C₁ zu einer anderen Schwierigkeit, wie in Fig.4c dargestellt ist. Wenn ein Logiksignal "1" oder Erdpotential am Ausgang des Anschlusses 18auftritt und in das Gatter des FETs Q₅ eingespeist wird, hat das Logiksignal "1" die Form eines Impulses 31, der vom negativen Pegel 32 in einer vorbestimmten Anstiegszeit zur Abtastzeit ansteigt, bis er den Erdpotential- oder Nullpegel 33 erreicht. Das Auftreten des kompensierenden Taktimpulses 0₂, der in das Gatter'des FETs Qv eingespeist wird, verursacht jedoch, daß das Logiksignal "1" abfällt, wie bei 34 dargestellt ist, und zwar auf einen Wert, der irrtümlich den FET Q₅ in den Ein- oder leitenden Zustand schalten würde. Daher kann die kompensierende Wirkung der Einspeisung des Taktimpulses 02 über den Kondensator C,, der zur Korrektur eines Logiksignals "0" dient, bei fehlender Korrektur eine Überkompensation der Logiksignale "1" bewirken, die ihrerseits eine fehlerhafte Logikanzeige am Ausgang des Negators 12 bewirken würde. Ferner tritt für ein Logiksignal "1" kein Koppeln der ansteigenden Flanke 28 des Taktimpulses 0₄ auf, da der P-Bereich der Treiberstufe des Ausgangs der Logikschaltung auf Erdpotential oder 0 V die ansteigende Flanke von 0₄ festhält. Der P-Bereich der Treiberstufe weist die Quelle des FETs Q und die Senke des FETs Q- auf. Bei der Fertigung des integrierten Schaltungsblocks, der die Schaltungselemente des Logiksystems von Fig.l enthält, wird dieser P-Bereich mechanisch mit dem hochohmigen Eingangsgatter des Negators 12 verbunden.

90 9 8A1/1291

Während der Äbtastperiode,d.h. wenn der Taktimpuls 0₃ auf Erdpotential liegt und der Taktimpuls 0. negativ ist, ist der P-Bereich der Treiberstufe auf Erdpotential wegen des Erdpotentials des Taktimpulses 0₃· Wenn die ansteigende Flanke 28 des Taktimpulses 0^ in den P-Bereich eingespeist wird, wirkt dieser als Vorwärtsgespannte Klemmdiode und hält den Spannungspegel im P-Bereich auf Erdpötential. . . :

Um diese öberkompensation bei einem Logiksignal "1" zu korrigieren/ ist ein zweiter Kondensator C₂ zwischen das Gatter des FETs Q₅ und Erde geschaltet. Obwohl es in der FET-Qxydauftragungstechnik schwierig ist, die Kapazitätswerte zu bestimmen, sollte die Kapazität des Kondensators C„ ungefähr acht mal größer.:" als die des Kondensators C. sein« Die Kondensatoren C. und C₂ werden vorzugsweise auf dem Schaltungsblock in bekannter Weise ™ hergestellt. " · ,-.-..

.Die Verwendung der Impedanz, die durch den Kondensator C₂ erzeugt wird, erzeugt einen Erdungsweg für einen wesentlichen Teil des kompensierenden Taktimpulses 0₂, der über den Kondensator C, eingespeist wird. In einem typischen System hat der Betrag der .Kopplungsimpulse, die durch die Taktimpulse JZL und 0. ent- .. , stehen, einen Wert von etwa 3 V, während die Taktimpulse zwischen Erdpotential und einem negativen Pegel von etwa -24 V liegen. Daher braucht nur ein relativ kleiner Anteil des kompensierenden Taktimpulses 0„ eingespeist zu werden, um die positive Kopplung der Taktimpulse 0₃ und 0.. zu kompensieren. Daher wird durch das Ableiten; eines wesentlichen Teils des kompensierenden Taktfc impulses 0₉ über den Kondensator C₅, was zur Verhinderung einer Überkompensation der Logiksignale "1" notwendig ist, nicht der kompensierende Taktimpuls 0₂ bei Auftreten eines Logiksignals. "O" beeinträchtigt.

Die Verbesserung , die durch die Verwendung des Kondensators C₂ zwischen dem Gatter des FETs Q₅ und Erde erzielt wird, ist in Fig.4d abgebildet, wo der Logikimpuls "1" wie in Fig.4c mit 31 bezeichnet ist. Das Einspeisen des kompensierenden Taktiinpulses 0₂ führt zu eriner Verringerung des Pegels des Logikimpülses "1", wie bei 35 gezeigt wird, aber diese Verringerung des Signalpegels wird auf einem unschädlichen Minimum wegen der Ableitung zur Erde · des größten Teils des Taktimpulses 0₂ über den Kondensator C₂

«09841/129!

gehalten. .

Durch die Schaltung des Datennegators 12 gemäß der Erfindung, wird also die Übertragung von Logiksignalen "O" zum Gatter des FETs Qc der Negatorstufe 12 nicht durch positive Kopplungen der Taktimpulse von vorhergehenden Logikstufen beeinträchtigt, und die Übertragungen von Logiksignalen "1" sind nicht einer nachteiligen Beeinflussung wegen der überkompensation ausgesetzt, die durch die Einspeisung des kompensierenden Taktimpulses für Logiksignale "0" erzeugt wird. Infolge der verhältnismäßig einfachen Maßnahme des Einspeisens eines der bereits vorhandenen Taktimpulse, die in dem 4-Phasen-Logiksystem verwendet werden, als kompensierender Taktimpuls werden die Folgen der unvermeidbaren"Kopplung der anderen Taktimpulse mit dem Negator zuverlässig mit den verfügbaren Systembestandteilen korrigiert, und ein unbeabsichtiges Ein- und Ausschalten der Logikoperatxonen des Datennegators wird tatsächlich verhindert. Dieser Vorteil wird ferner durch eine minimale Abänderung der integrierten Schaltungen erreicht, die alle üblichen Logikelemente enthalten, ohne daß zusätzliche kompensierende Signale erzeugt werden müssen.

Patentansprüche

9841/129 1

Claims

- 14 - 13.2.1969 EH/Kü

Meine Akte:G-2303

-J₉₀₇₇₉₁

Umschaltschaltung zum Empfang eines Datensignals von einer Logikschaltung oder dergleichen, um die Umschaltschaltung entweder in einen ersten oder in einen zweiten Schaltzustand umzuschalten, wobei in die Logikschaltung erste Taktimpulse einspeisbar sind, mit einem Ausgangsanschluß, an dem das Datensignal und aus den ersten Taktimpufeen gewonnene zusätzliche Signale auftreten, mit einer Halbleiterschalteinrichtung einschließlich einem Eingangsanschluß und mit einer Einrichtung zur Verbindung des.Eingangsanschlusses mit dem Ausgangsanschluß der Logikschaltung, um in den Eingangsanschluß das Datensignal und die zusätzlichen Signale von der Logikschaltung einzuspeisen, g e k e η η ζ ei c h η e t durch eine Einrichtung (C,), die wirkungsmäßig mit dem Eingangsanschluß verbunden ist, um in diesen zweite Taktimpulse (0^) roit einer zu den zusätzlichen Signalen entgegengesetzten Komponente einzuspeisen, so daß mindestens teilweise die zusätzlichen Signale kompensiert werden und die Schalteinrichtung (Q₅) Zuverlässiger auf das Datensignal ansprechbar ist. ~

2. Umschaltschaltung nach Anspruch 1, dadurch ge -

k en η ζ e i c-h η e t, daß die Halbleiterschalteinrichtung (Qc) ein Feldeffekttransistor ist, und daß der Eingangsanschluß ein Gatteranschluß ist.

3. Umsehaltschaltung nach Anspruch 2, d a d u r c h ge kennzeichne t, daß die einspeisende Einrichtung

einen Kondensator (C,) aufweist, der zwischen den Gatteranschluß und eine Quelle der zweiten .Taktimpulse (0ο) geschaltet ist.

i. Umschaltschaltung nach einem der vorhergehenden Ansprüche, g e k e η η ζ e i c h η e t durch eine Einrichtung (C₂) zur Verhinderung einer Überkompensation der zusätzlichen Signale durch die zweiten Taktimpulse (0^).

98 41/12 9t

5. Umschaltschaltung nach Anspruch 4, da d u r c h g ek e η η ζ e i c h η e t, daß die die überkompensation verhindernde Einrichtung eine Einrichtung (C,) zur Abschwä-

chXang der zweiten Taktimpulse (0₂) aufweist.

€. , Umschaltschaltung nach Anspruch 5, d a d u r c h . ge k e η η ζ e i c h η e t, daß die Äbschwächungseinrichtung eine Einrichtung (C₁ZC₂) zur Vornahme einer Impedanzteilung zwischen dem Eingang der Negatorschaltung und einem Bezugspotential aufweist. . ...... .

7. ümschaltschaltung nach Anspruch 5/ da d u r c h ge kennzeichnet, daß die Äbschwächungseinrichtung einen Kondensator (C₂) aufweist, der zwischen ein Bezugspotential und den Eingangsanschluß geschaltet ist,

8. Ümschaltschaltung nach einem der ..vorhergehenden Ansprüche, d ad u r c h g e k e η η ζ e i c η η e t, daß die Logikschaltung (10) einen Feldeffekttransistor ■" (Q -Q„> mit einer

an

Kopplungskapazität zwischen seinen Anschlüssjen aufweist, und daß aus den ersten Taktimpulsen (0*) gewonnene Impulse in den:Gatteranschluß infolge der Kopplungskapazität einspeisbar sind, so daß die zusätzlichen Signale erzeugt werden.

9. Umschaltschaltung nach einem der vorhergehenden Ansprüche, dadurch g e k e η η ζ e i c h η e t, daß die zweiten Taktimpulse (0^) eine zu den zusätzlichen Signalen (0.) entgegengesetzte Polarität aufweisen.

10. ümschaltschaltung nach einem der Ansprüche 2-9, d a du r ch g e k e η η ζ ei c h η e t, daß ein drittes Signal, das aus dritten Taktimpulsen (0₃) gewonnen wird, Komponenten davon in Phasenabgleich mit den zweiten Taktimpulsen hat, um nicht■dadurch kompensiert zu werden, in den Gatteranschluß einspeisbar ist, und eine zu dem Datensignal entgegengesetzte Polarität und einen Betrag hat, der nicht ausreicht, um irrtümlich den Zustand der Ümschaltschaltung herzustellen, wie er durch das Datensignal herstellbar ist.

S84T71291