DE3323799C2 - - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Signaleingabe in ein ladungsgekoppeltes Bauelement (abgekürzt CCD, von engl.: "Charge Coupled Device") gemäß dem Oberbegriff des Patentanspruchs 1. Eine Anordnung dieser Gattung, die nach dem Prinzip des "Einfüllens und Abgießens" (fill and spill) arbeitet, ist aus der US-Patentschrift 39 86 198 bekannt.

Bei dem vorstehend erwähnten Prinzip der Signaleingabe wird während des "Einfüll"-Teils des Eingabezyklus ein negativ gerichteter Impuls an eine Source-Zone gelegt, um eine Ladung in ein Gebiet zu geben, welches eine Potentialgrube darstellt. Dann wird während eines "Abgieß"-Teils des Zyklus die Potentialgrube teilweise geleert, indem ein positiv gerichteter Impuls an die Source-Zone gelegt wird, die dadurch als Drain wirkt. Zwischen einer Speicherelektrode, unter welcher die Potentialgrube gebildet ist, und einer Gateelektrode, die zwischen der Speicherelektrode und der Source-Zone liegt, wird eine Eingangssignalspannung hergestellt. Die Ladung, die nach dem Abgieß-Teil des Zyklus in der Potentialgrube zurückbleibt, ist eine Funktion der Amplitude dieser Signalspannung.

Es ist wünschenswert, den Leistungsverbrauch eines ladungsgekoppelten Bauelementes wie z. B. eines CCD- Registers und der zugehörigen Hilfsschaltungen möglichst klein zu machen, indem man diese Schaltungen mit einer relativ niedrigen Betriebsspannung betreibt. Im Falle einer niedrigen Betriebsspannung kann jedoch die Source- Zone nicht mit einem genügend starken Spannungsimpuls angesteuert werden, um zu ermöglichen, daß während des Abgieß-Vorgangs Ladung auf ihrem Weg zurück zur Source- Zone durch den Substratbereich unter der Gateelektrode fließt. Für einen einwandfreien Abgießbetrieb muß die Source-Zone einen Impuls erhalten, dessen Amplitude genügend groß ist, um das Kanalpotential des Substrat­ bereichs unter der Gateelektrode zu überwinden. Wegen der Schwankungen verschiedener Prozeßparameter bei der Herstellung des Bauelements ist es leider nicht möglich, dieses Kanalpotential genau vorherzusagen.

Die Aufgabe der Erfindung besteht darin, einen einwand­ freien Betrieb eines ladungsgekoppelten Bauelementes bei niedriger Betriebsspannung zu ermöglichen. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 be­ schriebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird an einer Impulsquelle realisiert, die an die Sourceelektrode eines ladungsgekoppelten Bauele­ mentes (z. B. eines CCD-Registers) während einer ersten Zeitspanne einen ersten Spannungspegel und während einer zweiten Zeitspanne einen zweiten Spannungspegel legt. Der erste Spannungspegel ist genügend hoch, um eine Ladungs­ übertragung aus der Source-Zone heraus zum Füllen einer Potentialgrube zu bewirken. Der zweite Spannungspegel ist genügend hoch, um eine Ladungsübertragung aus der Potentialgrube in die Source-Zone zu bewirken, derart, daß in der Potentialgrube eine Ladungsmenge gespeichert bleibt, die abhängig von der Potentialdifferenz zwischen der Gateelektrode und der Speicherelektrode ist. Bei der erfindungsgemäßen Anordnung ist mit der Sourceelektrode ein erstes kapazitives Element gekoppelt, und ferner ist eine Einrichtung vorgesehen, um den ersten Spannungspegel über dieses erste kapazitive Element zu legen. Mit dem ersten kapazitiven Element ist ein zweites kapazitives Element gekoppelt, und es ist eine Einrichtung vorge­ sehen, welche die Ladung des zweiten kapazitiven Elementes am Beginn der zweiten Zeitspanne ändert, um Ladung zwischen dem ersten und dem zweiten kapazitiven Element zu übertragen und dadurch die über das erste kapazitive Element gemessene Spannung vom ersten Spannungspegel auf den zweiten Spannungspegel zu ändern. Wegen der kapazitiven Übertragung kann der zweite Spannungspegel höher sein als die Versorgungsspannung des Impulserzeugers.

Aus der US-Patentschrift 38 01 826 ist es an sich bekannt, an den Ausgängen einzelner Stufen (auch der Eingabestufe) eines Schieberegisters vom Eimerkettentyp (Ladungsübertragungstyp) zwei in Reihe geschaltete Kapazitäten vorzusehen, an deren Verbindungspunkt das Signal für die Eingabe in die nächste Stufe gelegt wird. Im bekannten Fall liegen die Reihenschaltungen der beiden Kapazitäten direkt zwischen einer der Schiebetaktleitun­ gen und dem Massepotential und haben den Zweck, eine möglichst große Anzahl von Stufen zwischen einzelnen "Auffrischungsstationen" zu erlauben. In der Signalein­ gabestufe dient die Reihenschaltung der beiden Kapazitä­ ten zur Anpassung an die Kapazitätsschaltungen zwischen den Speicherstufen. Nirgendwo in der besagten Druck­ schrift ist aber beschrieben, daß ein Spannungsimpuls erreicht werden soll, der höher ist als die Betriebs­ spannung. Speziell das Problem, das sich bei Verwendung niedriger Betriebsspannung ergibt und aus dem die oben formulierte Aufgabe resultiert, ist in der Druckschrift nicht angesprochen.

Die Erfindung wird nachstehend an einem Ausführungs­ beispiel anhand von Zeichnungen näher erläutert.

Fig. 1 zeigt einen Schnitt durch eine bekannte CCD-Eingangsschaltung;

Fig. 2 zeigt zur Erleichterung des Verständnisses der Arbeitsweise der Anordnung nach Fig. 1 eine graphische Darstellung von Profilen des Substratpotentials;

Fig. 3 zeigt das Schaltbild einer erfindungsgemäß ausgebildeten Impulserzeugerschaltung;

Fig. 4 zeigt in graphischer Darstellung die Form von Taktsignalen, die zum Betreiben der CCD-Anordnung nach Fig. 1 und der Schaltung nach Fig. 3 verwendet werden;

Fig. 5 zeigt eine Schaltungsanordnung zur Erzeugung der in Fig. 4 dargestellten Taktsignale.

Die Fig. 1 zeigt ein typisches CCD-Register, welches in der Betriebsart des "Einfüllens und Abgießens" arbeitet. Das Register hat ein p-leitendes Siliziumsubstrat 10 mit einer eingangsseitigen Source-Zone S, die ein Diffusions­ gebiet eines dem Substrat 10 entgegengesetzten Leitfähig­ keitstyps sei, ferner mit einer ersten Vielzahl von Elek­ troden aus Polysilizium wie G 1 und G 3 die auf einer Oxid­ schicht 11 gebildet sind, und mit einer zweiten Vielzahl von Polysiliziumelektroden wie G 0, G 2 und G 4 auf der Oxid­ schicht 11. Unter der Oxidschicht 11 ist im Substrat ein verdeckter, n-leitender Kanal 12 gebildet. Unter den Elek­ troden G 1 und G 3 sind im Kanal 12 Ionenimplantate vom p- Typ vorgesehen, welche für Gleichspannungsoffsets zwi­ schen benachbarten Elektroden sorgen, um asymmetrische Potentialgruben in den Substratbereichen unterhalb dieser benachbarten Elektroden zu erhalten. Hierdurch wird er­ reicht, daß eine Ladungsübertragung in nur einer Richtung erfolgt, wenn zweiphasige Taktsignale angelegt werden.

Die Elektrode G 0 wird auf einer konstanten hohen Gleich­ spannung V _DD (z. B. + 12 Volt) gehalten und bewirkt dadurch eine wohldefinierte Ausdehnung der Source-Zone S bezüglich der übrigen Elektroden. An die "Speicher"-Elektrode G 2 wird eine Gleichspannung V 2 (z. B. + 8 Volt) angelegt, um unter dieser Elektrode eine Potentialgrube 14 zu bilden, die ein Kanalpotential W 2 hat, wie es in Fig. 2 veran­ schaulicht ist. An die "Gate"-Elektrode G 1 wird eine Gleich­ spannung V 1 (z. B. + 3 Volt) gelegt, um eine relativ flache Potentialgrube (Gate) mit einem Kanalpotential W 1 zu bil­ den. An die Elektrode G 4 wird ein Taktsignal Φ 1 gelegt. Eine durch einen Spannungsteiler 16 erzeugte spannungsge­ teilte Version des Taktsignals Φ 1 wird an die Elektrode G 3 gelegt, um unter dieser Elektrode eine relativ flache Po­ tentialgrube mit einem Kanalpotential W 3 zu bilden, das sich mit dem Taktsignal Φ 1 ändert. Eine Signalkomponente V _IN wird effektiv zwischen die Elektroden G 1 und G 2 gelegt (z. B. dadurch, daß man diese Komponente über einen Konden­ sator der an die Elektrode G 1 gelegten Spannung V 1 überlagert).

Während des "Einfüll"-Teils des Betriebs koppelt die Source­ elektrode 20 einen negativ gerichteten Impuls aus einem Ge­ nerator 18 zur Zone S, wodurch diese Zone zu einer Quelle (Source) für Ladungsträger wird. Wie in Fig. 2a veranschau­ licht, gelangen die Elektronen über die Potentialbarriere W 1 unter der Elektrode G 1 und füllen die Potentialgrube 14 unter der Speicherelektrode G 2, wenn daß an die Zone S ge­ legte Potential ein Kanalpotential W 1-Δ W _F erzeugt. Die re­ lativ "flache" Potentialbarriere W 3 verhindert, daß irgend­ etwas von diesem Ladungssignal durch das CCD-Register wei­ terfließt. Beim vorliegenden Beispiel bilden die Ionenim­ plantate I unter den Elektroden G 1 und G 3 eine Spannungs­ schwelle von ungefähr -6 Volt. Falls V 1 gleich +3 Volt ist, beträgt das Kanalpotential der Barriere W 1 ungefähr 9 Volt. Für einen einwandfreien Einfüllvorgang muß die Zone S mit einem Impuls beaufschlagt werden, der ungefähr um 1 Volt (Δ W _F ) negativer als das Kanalpotential der Barriere W 1 ist (also 8 Volt). Unter den Elektroden G 0, G 2 und G 4, wo sich keine Ionenimplantate befinden, wird eine Spannungsschwelle von ungefähr -10 Volt gebildet. Wenn V 2 gleich +8 Volt ist, dann beträgt das Kanalpotential der unter der Elektrode G 2 gebildeten Barriere W 2 ungefähr 18 Volt.

Wie in der Fig. 2b veranschaulicht ist, muß für einen ein­ wandfreien Abgießvorgang die Zone S mit einem Impuls beauf­ schlagt werden, der um einen Betrag Δ W _S (ungefähr 1 Volt) positiver ist als daß Kanalpotential der Barriere W 1, da­ mit diese Zone als Drain wirkt, um überschüssige Ladungs­ träger wegzunehmen und in der Potentialgrube 14 eine La­ dungsmenge zurückzulassen, die eine Komponente entsprechend dem Signal V _IN enthält. Nach Beendigung dieses Abgießvor­ gangs bewirkt die verminderte Amplitude des an die Elektro­ de G 3 gelegten Signals Φ 1, daß nur die der Komponente V _IN entsprechende Ladung "abgeschöpft" wird, und diese Ladungs­ komponente wird anschließend durch die Taktsignale Φ 1 und Φ 2 entlang dem CCD-Kanal weiterübertragen. Nähere Einzel­ heiten dieses "Abschöpf"-Vorgangs sind in der US-Patent­ schrift 41 58 209 beschrieben.

Beim vorstehend geschilderten Betrieb ist es wichtig, daß das Potential der Eingangsdiffusionszone S ein Kanalpoten­ tial herstellt, welches um mindestens Δ W _S höher ist als W 1, damit sichergestellt wird, daß im wesentlichen alle überschüssigen Ladungsträger (Elektronen) aus der Grube 14 über die Barriere W 1 gelangen. Wenn jedoch die CCD- Schaltung mit einer niedrigen Betriebsspannung betrieben wird, kann der Spannungspegel, der für die Source-Zone S zur Herbeiführung des Niveaus W 1 + Δ W _S erforderlich ist, höher sein als die verfügbare Versorgungsspannung. Mit der vorliegenden Erfindung soll ein Impulsgenerator zur Be­ aufschlagung der Sourceelektrode eines CCD-Bauelementes geschaffen werden, der als Impulsschaltung 18 verwendet werden kann und einen einwandfreien Abgießbetrieb im Falle niedriger Versorgungsspannung ermöglicht. Dies berührt ein besonderes Problem, weil die unter den Elektroden eines CCD-Bauelementes gebildeten Kanalpotentiale einschließlich der Barriere W 1 nicht genau vorhergesagt werden können, und zwar wegen verschiedener prozeßbedingter Faktoren wäh­ rend der Herstellung des Bauelementes, wie es weiter oben erwähnt wurde.

Eine bevorzugte Ausführungsform der Erfindung ist in der Fig. 3 dargestellt. In der Anordnung nach Fig. 3 werden durchwegs Feldeffekttransistoren (FETs) mit n-leitendem Kanal verwendet. Die Anordnung enthält eine Bezugsquelle 30 aus drei MOS-Feldeffekttransistoren 32, 34 und 36 vom Verarmungstyp, deren Stromleitungsstrecken in Serie zwi­ schen eine Quelle eines Betriebspotentials V _DD (z. B. 12 Volt) und Masse geschaltet sind. Der FET 32 ist so herge­ stellt, daß seine elektrischen Eigenschaften der Eingangs­ elektrodenstruktur des CCD-Bauelementes nach Fig. 1 ange­ paßt sind. Der FET 32 enthält drei Gateelektroden, von de­ nen zwei mit der Drainelektrode dieses Transistors gekop­ pelt sind und eine dritte (mittlere Elektrode) die Vorspan­ nung V 1 empfängt. Bei den FETs 34 und 36 sind die Gate­ elektroden jeweils mit der zugehörigen Drainelektrode ver­ bunden.

Ein Knotenpunkt A an der Verbindung zwischen der Drain­ elektrode des FET 34 und der Sourceelektrode des FET 32 ist über die Stromleitungsstrecke eines FET 38 mit einem Knotenpunkt B verbunden, der gleichstrommäßig mit der Source­ elektrode eines CCD-Bauelementes wie z. B. der Anordnung nach Fig. 1 gekoppelt ist. Ein Knotenpunkt F an der Verbindung zwischen den Stromleitungsstrecken der FETs 34 und 36 ist über die Stromleitungsstrecke eines FET 40 mit der Gate­ elektrode des FET 38 verbunden. An die Gateelektrode des FET 40 wird ein Taktsignal Φ _1D gelegt. Die Gateelektrode des FET 38 ist über einen Kondensator 42 mit einem Knoten­ punkt C verbunden. Zwischen diesem Knotenpunkt C und Masse liegt die Stromleitungsstrecke eines FET 44 dessen Gate­ elektrode einen Anschluß zum Empfang eines Taktsignals Φ ₁ hat. Ein FET 46 vom Verarmungstyp ist mit seiner Gatelektro­ de und einem Ende seiner Stromleitungsstrecke an den Knoten­ punkt C gekoppelt, während das andere Ende dieser Stromlei­ tungsstrecke einen Anschluß zum Empfang eines Taktsignals Φ _2D hat. Zwei weitere FETs 48 und 50 sind mit ihren Strom­ leitungsstrecken in Reihe zwischen das Betriebspotential V _DD und Masse geschaltet. Die Gateelektrode des FET 50 ist mit dem Knotenpunkt C gekoppelt, und die Gateelektrode des FET 48 hat einen Anschluß zum Empfang des Taktsignals Φ _1D . Ein Knotenpunkt D an der Verbindung zwischen den Stromleitungs­ strecken der FETs 48 und 50 ist über einen ersten Kondensa­ tor 52 mit dem Knotenpunkt B gekoppelt. Ein zweiter Konden­ sator 54 koppelt den Knotenpunkt B mit Masse.

In der Fig. 4 ist der zeitliche Verlauf der Taktsignale Φ ₁, Φ ₂, Φ _1D und Φ _2D graphisch dargestellt. Ein Taktgenerator 60, der in der noch zu beschreibender Fig. 5 gezeigt ist, er­ zeugt die in Fig. 4 dargestellten Taktsignale Φ ₁, Φ ₂, Φ _1D und Φ _2D , welche die CCD-Anordnung nach Fig. 1 und die Schal­ tung nach Fig. 3 steuern.

Im Betrieb liefert die Bezugsspannungsquelle 30 am Knoten­ punkt A eine Spannung, welche die Source-Zone S während des Einfüllteils des Zyklus in passender Weise vorspannt. Wie erwähnt, ist der FET 32 zur Anpassung an die elektri­ schen Eigenschaften der Eingangsgatestruktur des CCD-Bau­ elementes hergestellt und vorgespannt. Somit ist im lei­ tenden Zustand des FET 32 die an seiner Sourceelektrode (Knotenpunkt A) erscheinende Spannung gleich 9 Volt (Kanal­ potential W 1 in Fig. 2). Jedoch bewirken die ohmisch ange­ schlossenen Verarmungs-FETs 34 und 36, daß ein Strombetrag durch den FET 32 gezogen wird, der die Spannung am Knoten­ punkt A auf etwa 8 Volt (d. h. W 1 minus Δ W _S ) senkt, was für den Einfüllbetrieb ausreicht. Der FET-Spannungsteiler 34, 36 liefert am Knotenpunkt F eine Spannung von +4 Volt.

Zum Zeitpunkt t ₀ (vgl. Fig. 4) koppelt der Verarmungs-FET 46 in der Schaltung nach Fig. 3 den hohen Pegel des Takt­ signals Φ _2D auf den Knotenpunkt C. Dieser hohe Spannungs­ pegel wird durch Wechselstromkopplung über den Kondensa­ tor 42 an die Gateelektrode des FET 38 übertragen und reicht aus, diesen FET einzuschalten. Wenn der FET 38 lei­ tend ist, wird die am Knotenpunkt A entwickelte Spannung von +8 Volt zum Knotenpunkt B übertragen, so daß der Kon­ densator 54 auf +8 Volt aufgeladen wird. Somit wird die Source-Zone zur Ermöglichung eines einwandfreien Einfüll­ vorgangs vorgespannt. Außerdem sei erwähnt, daß die er­ höhte Spannung am Knotenpunkt C den FET 50 zum Leiten bringt, bevor sie den FET 38 leitend gemacht hat. Der Zweck des FET 50 wird weiter unten beschrieben.

Zum Zeitpunkt t ₁ koppelt der Verarmungs-FET 46 einen niedri­ gen Pegel des Signals Φ _2D zum Knotenpunkt C, wodurch der FET 50 nichtleitend und der Spannungspegel am Knotenpunkt E (über den Kondensator 42) genügend weit vermindert wird, um den FET 38 nichtleitend zu machen. Hierdurch wird der Knotenpunkt B vom Knotenpunkt A entkoppelt und "schwimmt" auf dem Potential +8 Volt. Unmittelbar nach dem Zeitpunkt t ₁ beginnt das Taktsignal Φ _1D anzusteigen. Wenn Φ _1D die Einschalt-Schwellenspannung des FET 48 erreicht (ungefähr 1 Volt), wird der FET 48 leitend, und die Spannung am Kno­ tenpunkt D steigt an. Die hintereinandergeschalteten Kon­ densatoren 52 und 54 wirken als Stoßsignal-Spannungsteiler, und ihre Kapazitätswerte sind so bemessen, daß am Knoten­ punkt B eine Stoßspannung erscheint, die ²/₃ der Spannungs­ änderung am Knotenpunkt D entspricht. Dieser Spannungsstoß überlagert sich der am Knotenpunkt B gespeicherten Spannung.

Zum Zeitpunkt t ₂ hat das Taktsignal Φ _1D einen Amplituden­ ausschlag von +12 Volt gemacht, was bewirkt, daß sich die Spannung am Knotenpunkt D um ungefähr +10 Volt (12 Volt minus V _T ) und die Spannung am Knotenpunkt B um +6,7 Volt ändert, wodurch die Spannung am Kondensator 54 auf unge­ fähr +14,7 Volt ansteigt. Diese Spannung übersteigt das Kanalpotential der Barriere W 1 genügend weit, um einen einwandfreien Abgießbetrieb des CCD-Registers trotz der relativ niedrigen Versorgungsspannung V _DD von +12 Volt sicherzustellen. Außerdem wird zwischen den Zeitpunkten t ₁ und t ₂, wenn das Taktsignal Φ _1D einen Spannungspegel erreicht, der um V _T höher ist als der Spannungspegel am Knotenpunkt F, der FET 40 leitend gemacht, um den Knoten­ punkt E auf den am Knotenpunkt F herrschenden Spannungs­ pegel (4 Volt) zu klemmen und längs des Kondensators 42 eine Spannung von 4 Volt herzustellen.

Zum Zeitpunkt t ₃ ist das Taktsignal Φ _2D niedrig, wodurch der FET 40 nichtleitend und der Knotenpunkt E "schwimmend" wird.

Zum Zeitpunkt t ₄ ist das Taktsignal Φ _2D hoch, was zur Folge hat, daß der FET 46 Strom in den Knotenpunkt C leitet. Da jedoch das Signal Φ ₁ zum Zeitpunkt t ₄ auch noch hohen Pegel hat, ist der FET 44 leitend, und die Span­ nung am Knotenpunkt C kann nicht ansteigen.

Zum Zeitpunkt t ₅ fällt der Spannungspegel des Taktsignals Φ ₁ unter den Schwellenwert für den FET 44, so daß dieser FET nichtleitend wird. Die Spannung am Knotenpunkt C be­ ginnt infolgedessen anzusteigen. Wenn sie die Einschalt­ schwelle für den FET 50 erreicht (ungefähr 1 Volt), wird der FET 50 leitend und zieht die Spannung am Knotenpunkt D herunter zum Massepotential. Die Folge ist eine plötzli­ che Spannungsabnahme von -10 Volt am Knotenpunkt D. Diese Spannungsabnahme wird durch den stoßspannungsteilenden Effekt der Kondensatoren 52 und 54 an den Knotenpunkt B als Spannungsstoß von -6,7 Volt übertragen und dort der vorher an dieser Stelle gespeicherten Spannung überlagert. Dieser Stoß bedeutet das Ende des Abgießteils des Zyklus und vermindert die Spannung am Knotenpunkt B von +14,7 Volt zurück auf den Pegel von +8 Volt, der zum einwandfreien Füllen der Eingangs-Potentialgrube 14 nach Fig. 2 erfor­ derlich ist. Nach dem Leitendwerden des FET 50 wird die ansteigende Spannung am Knotenpunkt C über den Kondensa­ tor 42 zum Knotenpunkt E gekoppelt, wodurch der FET 38 wieder leitend wird und den Knotenpunkt B auf den Bezugs­ spannungspegel von 8 Volt klemmt, wie er am Knotenpunkt A der Bezugsspannungsquelle 30 eingestellt ist.

Wie bereits erwähnt, werden die in Fig. 4 dargestellten Taktsignale Φ ₁, Φ ₂, Φ _1D und Φ _2D von einer Taktgenerator­ schaltung erzeugt, die in Fig. 5 gezeigt und insgesamt mit 60 bezeichnet ist. Die Anordnung nach Fig. 5 enthält ein Flipflop 62, das aus über Kreuz gekoppelten NOR-Glie­ dern besteht und die Taktsignale Φ _1D und Φ _2D D als Antwort auf ein Taktsignal erzeugt, das dem Flipflop 62 über ei­ nen Kondensator 64 und einen Eingangsbegrenzer 66 zuge­ führt wird. Die Taktsignale Φ _1D und Φ _2D werden auf zuge­ ordnete Eingänge zweier Gegentaktschaltungen 68 und 70 ge­ koppelt, deren jede zwei FETs gleichen Leitfähigkeitstyps mit hintereinandergeschalteten Stromleitungsstrecken auf­ weist. Die Gatelektroden jedes FET-Paars in den Schaltungen 68 und 70 werden in komplementärer Weise durch die Takt­ signale Φ _1D und Φ _2D angesteuert, um an den Verbindungs­ punkten zwischen den FETs jedes Paars die komplementär­ phasigen Taktsignale Φ ₁ und Φ ₂ zu erzeugen. Die Gegentakt­ schaltungen 68 und 70 erhalten ihre Betriebsenergie aus einer 8-Volt-Versorgungsspannungsquelle. Der Gleichstrom­ pegel des Eingangssignals am Begrenzer 66 relativ zur Schaltschwelle des Begrenzers bestimmt das Tastverhältnis für die Taktsignale und wird durch einen Phasenvergleicher 72 abhängig von dem mittleren Gleichstromwert der Taktsi­ gnale Φ ₁ und Φ ₂ über eine Gegenkopplung geregelt, um ein Tastverhältnis von 50% für die Taktsignale Φ ₁ und Φ ₂ ein­ zustellen.

Der beschriebene Impulsgenerator für die Source-Diffusions­ zone eines CCD-Registers erzeugt für den Einfüll- und Ab­ gießbetrieb Impulse, deren Amplitude eine einwandfreie Ein­ gabe von Signalen in das Register sicherstellen, und zwar trotz verminderter Betriebsspannungspegel und trotz irgend­ welcher Prozeßschwankungen, welche die Höhe der Potential­ barrieren im Eingangsbereich des CCD-Substrats beeinflussen.

Die Erfindung wurde vorstehend in Verbindung mit einem CCD- Bauelement beschrieben, das einen n-leitenden verdeckten Kanal und ein p-leitendes Substrat aufweist. Die Erfindung ist jedoch auch in Verbindung mit anderen Leitfähigkeits­ typen anwendbar, und der beschriebene Impulsgenerator kann auch für andere CCD-Strukturen wie z. B. für Bauelemente mit Oberflächenkanal verwendet werden. In der Praxis ist vorzugsweise die beschriebene Generatorschaltung auf dem­ selben integrierten Schaltungsplättchen gebildet wie das CCD-Register, sie kann jedoch auch als gesonderte integrier­ te Schaltung ausgeführt oder unter Verwendung diskreter Schaltungselemente gebildet sein.

Claims (8)

1. Anordnung zur Signaleingabe in ein ladungsgekoppeltes Bauelement, welches ein Halbleitersubstrat, eine Sourceelektrode, eine mit der Sourceelektrode verbundene Source-Zone im Substrat, eine gegenüber dem Substrat isolierte Speicherelektrode, einen im Substrat unter der Speicherelektrode befindlichen Potentialgrubenbereich und eine gegenüber dem Substrat isolierte und zwischen der Speicherelektrode und der Sourceelektrode befindliche Gateelektrode enthält, mit einer Einrichtung zum Koppeln einer ersten Bezugsspannung an die Gateelektrode, einer Einrichtung zum Koppeln einer zweiten Bezugsspannung an die Speicherelektrode, einer mit der Gate- oder der Speicher­ elektrode gekoppelte Signalquelle und mit einer Impulsquelle zur Lieferung eines Impulssignals, das während einer ersten Zeitspanne einen ersten Spannungspegel hat, um eine Ladungs­ übertragung aus der Source-Zone zum Füllen des Potential­ grubenbereichs zu bewirken, und das während einer zweiten Zeitspanne einen zweiten Spannungspegel hat, um eine Ladungsübertragung aus dem Potentialgrubenbereich in die Source-Zone zu bewirken, derart, daß im Potentialgruben­ bereich eine Ladungsmenge gespeichert bleibt, die von der Potentialdifferenz zwischen der Gateelektrode und der Speicherelektrode abhängt, dadurch gekennzeichnet, daß die Impulsquelle (18) folgendes aufweist:
ein erstes kapazitives Element (54), das mit der Sourcelektrode (20) gekoppelt ist;
einen mit dem ersten kapazitiven Element (54) gekoppelten ersten Schaltungsteil (30, 38) zum Auf­ rechterhalten des ersten Spannungspegels längs des ersten kapazitiven Elementes während der ersten Zeitspanne;
ein zweites kapazitives Element (52), das in Reihe mit dem ersten kapazitiven Element gekoppelt ist und dessen Verbindungspunkt (B) mit dem ersten kapazitiven Element an den ersten Schaltungsteil angeschlossen ist;
einen zweiten Schaltungsteil (48, 50), der am Beginn der zweiten Zeitspanne an das zweite kapazitive Element (52) eine Spannung legt, die kapazitiv zwischen dem ersten und dem zweiten kapazitiven Element geteilt wird, so daß der längs des ersten kapazitiven Elementes (54) entwickelte Spannungspegel vom ersten auf den zweiten Spannungspegel geändert wird, und der am Ende der zweiten Zeitspanne an das zweite kapazitive Element (52) eine Spannung legt, die kapazitiv zwischen dem ersten und dem zweiten kapazitiven Element geteilt wird, so daß der längs des ersten kapazitiven Elementes entwickelte Span­ nungspegel vom zweiten Spannungspegel auf den ersten Spannungspegel geändert wird.

2. Anordnung nach Anspruch 1, dadurch gekenn­ zeichnet,
daß der erste Schaltungsteil folgendes enthält: eine Spannungsquelle (30) zur Erzeugung des ersten Spannungspegels an einem Ausgang; ein erstes Schaltelement (38) mit einer ersten Stromleitungsstrecke zwischen dem Ausgang der Span­ nungsquelle und der Source-Elektrode und mit einem ersten Steuereingang (E) zum Steuern der Leitfähigkeit der ersten Stromleitungsstrecke; eine Einrichtung (42) zum Koppeln eines ersten Steuersignals (Φ _2D ) auf den ersten Steuereingang zur Leitendmachung der ersten Stromleitungsstrecke während der ersten Zeitspanne:
daß der zweite Schaltungsteil folgendes enthält: ein zweites Schaltelement (48) mit einer zweiten Stromleitungs­ strecke zwischen einer Quelle einer dritten Bezugsspannung (V _DD ) und dem zweiten kapazitiven Element (52) und mit einem zweiten Steuereingang (Gateelektrode von 48) zum Steuern der Leitfähigkeit der zweiten Stromleitungsstrecke; eine Einrich­ tung zum Koppeln eines zweiten Steuersignals (Φ _1D ) auf den zweiten Steuereingang zur Leitendmachung der zweiten Strom­ leitungsstrecke am Beginn der zweiten Zeitspanne und ein drittes Schaltelement (50) mit einer dritten Stromleitungs­ strecke zwischen einer Quelle einer vierten Bezugsspannung (Masse) und dem zweiten kapazitiven Element und mit einem dritten Steuereingang zum Empfang eines dritten Steuersignals für die Leitendmachung der dritten Stromleitungsstrecke am Ende der zweiten Zeitspanne.

3. Anordnung nach Anspruch 2, gekennzeichnet durch einen dritten Schaltungsteil (44, 46, 60-72), der das erste, das zweite und das dritte Steuersignal in dieser Reihenfolge aufgrund von Taktimpulsen erzeugt.

4. Anordnung nach Anspruch 3, dadurch gekennzeich­ net, daß der dritte Schaltungsteil (44, 46, 60-72) eine Einrichtung (46) enthält, um das erste und das dritte Steuer­ signal an einem Schaltungsknoten (C) zu erzeugen, und eine mit diesem Schaltungsknoten gekoppelte Einrichtung (44), wel­ che die Kopplung des ersten Steuersignals auf das erste Schaltelement (38) bis nach der Kopplung des dritten Steuer­ signals auf das dritte Schaltelement (50) verzögert.

5. Anordnung nach Anspruch 4, dadurch gekennzeich­ net,
daß die zweite und die dritte Stromleitungsstrecke in Reihe zueinander zwischen die dritte Bezugsspannungsquelle (V _DD ) und die vierte Bezugsspannungsquelle (Masse) geschaltet sind;
daß die Reihenschaltung des ersten und des zweiten kapa­ zitiven Elements (52 und 54) zwischen den Verbindungspunkt der ersten und der zweiten Stromleitungsstrecke und die vierte Bezugsspannungsquelle geschaltet sind;
daß die Sourceelektrode (20) mit dem Verbindungspunkt (B) des ersten und zweiten kapazitiven Elementes verbunden ist.

6. Anordnung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der zweite Spannungspegel einen Betrag hat, der größer ist als die dritte Bezugsspannung (V _DD ).

7. Anordnung nach Anspruch 6, dadurch gekenn­ zeichnet,
daß das ladungsgekoppelte Bauelement ein Element mit n- leitendem Kanal ist;
daß das erste (38), das zweite (48) und das dritte (50) Schaltelement Elemente mit n-leitendem Kanal sind;
daß die dritte Bezugsspannung (V _DD ) eine positive Spannung ist.

8. Anordnung nach Anspruch 2, dadurch gekennzeich­ net,
daß die Spannungsquelle (30) einen ersten MOS-Feldeffekt­ transistor (32) vom Verarmungstyp enthält, der eine an die erste Bezugsspannung (V 1) angeschlossene Gateelektrode hat und eine erste und zweite Elektrode aufweist, die eine Strom­ leitungsstrecke zwischen der dritten Bezugsspannungsquelle (V _DD ) und der Sourceelektrode bilden, und daß dieser erste MOS-Feldeffekttransistor als Sourcefolger geschaltet ist und einen Schwellenwert zur Leitendmachung hat, der dem Potential im Substratbereich unter der Gateelektrode im wesentlichen angepaßt ist;
daß zwischen die mit der Sourceelektrode des ersten MOS- Feldeffekttransistors gekoppelte zweite Elektrode dieses Transistors und die vierte Bezugsspannungsquelle (Masse) die Stromleitungsstrecke eines zweiten MOS-Feldeffekttransistors (34) vom Verarmungstyp geschaltet ist und daß der Ausgang der Spannungsquelle am Verbindungspunkt (A) des ersten und des zweiten Feldeffekttransistors (32 und 34) vorgesehen ist.