JPH0821712B2 - 電荷転送素子の入力バイアス回路 - Google Patents
電荷転送素子の入力バイアス回路Info
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- JPH0821712B2 JPH0821712B2 JP2153597A JP15359790A JPH0821712B2 JP H0821712 B2 JPH0821712 B2 JP H0821712B2 JP 2153597 A JP2153597 A JP 2153597A JP 15359790 A JP15359790 A JP 15359790A JP H0821712 B2 JPH0821712 B2 JP H0821712B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に電荷転送型の遅延線、くし形フィル
タ、トランスバーサルフィルタ等の入力部等に用いられ
る電荷転送素子の入力バイアス回路に関する。
タ、トランスバーサルフィルタ等の入力部等に用いられ
る電荷転送素子の入力バイアス回路に関する。
（従来の技術） 電荷転送素子の入力バイアスを制御するものとして、
従来、一般にゲート入力方式（Fill＆Spill方式）のCCD
レジスタ（リファレンスレジスタ）と反転増幅器を用い
た入力バイアス回路が知られている。
従来、一般にゲート入力方式（Fill＆Spill方式）のCCD
レジスタ（リファレンスレジスタ）と反転増幅器を用い
た入力バイアス回路が知られている。
第３図は上記従来の電荷転送素子の入力バイアス回路
の構成を示す回路図である。入力端子11からの信号Vin
は、クロックパルス発生回路12により転送制御されるCC
Dレジスタ13と、このCCDレジスタ13の一端と他端との間
に挿入された反転増幅器14とによりバイアスされ、CCD
遅延線15にてクロックパルス発生回路12の制御により電
荷転送される。レベルシフト用の抵抗16によってVin信
号線とこの入力バイアス回路が接続されている。また、
クロックパルス発生回路12により動作するパルス生成回
路17,18が形成され、それぞれCCDレジスタに必要な注入
パルスφS1、制御パルスφSKMがCCDレジスタ13に供給さ
れるようになっている。
の構成を示す回路図である。入力端子11からの信号Vin
は、クロックパルス発生回路12により転送制御されるCC
Dレジスタ13と、このCCDレジスタ13の一端と他端との間
に挿入された反転増幅器14とによりバイアスされ、CCD
遅延線15にてクロックパルス発生回路12の制御により電
荷転送される。レベルシフト用の抵抗16によってVin信
号線とこの入力バイアス回路が接続されている。また、
クロックパルス発生回路12により動作するパルス生成回
路17,18が形成され、それぞれCCDレジスタに必要な注入
パルスφS1、制御パルスφSKMがCCDレジスタ13に供給さ
れるようになっている。
第４図（ａ），（ｂ）はそれぞれ、上記第３図のCCD
レジスタ13の回路の動作を示すポテンシャル図であり、
第５図に示すCCDレジスタ13に供給される各パルスのタ
イミングチャート中のある状態を示すものである。な
お、CCDレジスタ13は、高濃度の拡散領域41,49,54とそ
の間に形成されたゲート電極42〜48,50〜53からなり、
第４図の上側に第３図回路の構成との接続関係を示す。
レジスタ13の回路の動作を示すポテンシャル図であり、
第５図に示すCCDレジスタ13に供給される各パルスのタ
イミングチャート中のある状態を示すものである。な
お、CCDレジスタ13は、高濃度の拡散領域41,49,54とそ
の間に形成されたゲート電極42〜48,50〜53からなり、
第４図の上側に第３図回路の構成との接続関係を示す。
以下、第４図を参照し第３図に示す従来の入力バイア
ス回路の動作を説明する。
ス回路の動作を説明する。
第４図（ａ）の状態のとき、CCDレジスタ13には、G3
ゲート45における“H"レベルのポテンシャル55と設定電
圧VIBで決まるG1ゲート43のポテンシャル56との差で与
えられる電荷QIが注入される。よって、電荷QIを電圧VI
Bに応じて変化させることができる。このような電荷注
入法をゲート入力方式またはFill＆Spill入力方式とい
う。この第４図（ａ）の状態のとき、フローティング拡
散領域49（FD）では電荷QOが取出される。
ゲート45における“H"レベルのポテンシャル55と設定電
圧VIBで決まるG1ゲート43のポテンシャル56との差で与
えられる電荷QIが注入される。よって、電荷QIを電圧VI
Bに応じて変化させることができる。このような電荷注
入法をゲート入力方式またはFill＆Spill入力方式とい
う。この第４図（ａ）の状態のとき、フローティング拡
散領域49（FD）では電荷QOが取出される。
第４図（ｂ）の状態のときには、電荷QIがフローティ
ング拡散領域49（FD）に注ぎ込まれ、昇圧電圧VGGが印
加される拡散領域54のCCDドレインに電荷QOが排出され
る。すなわち、FDではQIの流入とQOの流出とが交互に行
われる。その差が容量CFDにより積分され、所定電圧VFD
が決まる。これを次式に示す。
ング拡散領域49（FD）に注ぎ込まれ、昇圧電圧VGGが印
加される拡散領域54のCCDドレインに電荷QOが排出され
る。すなわち、FDではQIの流入とQOの流出とが交互に行
われる。その差が容量CFDにより積分され、所定電圧VFD
が決まる。これを次式に示す。
従って、QO＞QIならば、電圧VFDは高くなり、反転増
幅器14によって電圧VIBは低くなるので、入力電荷QIは
増加する。QO＜QIならば、上記と逆になり入力電荷QIは
減少する。よって、この系の安定条件はQI＝QOとなり、
その時の電圧VIBに安定する。
幅器14によって電圧VIBは低くなるので、入力電荷QIは
増加する。QO＜QIならば、上記と逆になり入力電荷QIは
減少する。よって、この系の安定条件はQI＝QOとなり、
その時の電圧VIBに安定する。
上記バイアス回路によって、バイアスされる実際の信
号電荷を転送するCCD遅延線15の最大転送可能電荷をQ
a、そのチャネル幅をWaとする。このCCD遅延線15とCCD
レジスタの入力形状を同一にし、かつ入力可能電荷がQa
より十分に大きいとすれば、最大転送可能電荷Qaはチャ
ネル幅Waと比例する。また、CCDレジスタ13の電荷QO
は、FD（フローティング拡散領域39）以降のチャネルの
最大電荷転送量であり、チャネル幅WOと比例する。よっ
て、次式が成り立つ。
号電荷を転送するCCD遅延線15の最大転送可能電荷をQ
a、そのチャネル幅をWaとする。このCCD遅延線15とCCD
レジスタの入力形状を同一にし、かつ入力可能電荷がQa
より十分に大きいとすれば、最大転送可能電荷Qaはチャ
ネル幅Waと比例する。また、CCDレジスタ13の電荷QO
は、FD（フローティング拡散領域39）以降のチャネルの
最大電荷転送量であり、チャネル幅WOと比例する。よっ
て、次式が成り立つ。
Qa:QO＝Wa:WO …（２） これにより、チャネル幅WOを任意に設定することによ
り、CCD遅延線15の最大転送可能電荷量の一定の割合の
電荷をCCDレジスタ13に入力することができる。その時
の電圧VIBはCCD遅延線15がある割合の電荷を入力してい
るときの電圧であり、VIBをCCD遅延線15の入力バイアス
に用いることにより、最大電荷転送量の任意の割合のポ
イントにバイアス電圧を設定することができる。また、
製造バラツキにより、CCDの最大電荷転送量がばらつい
ても、上記設定された割合でバイアス電圧を設定してい
るので常に最適なバイアスができるように構成されてい
る。
り、CCD遅延線15の最大転送可能電荷量の一定の割合の
電荷をCCDレジスタ13に入力することができる。その時
の電圧VIBはCCD遅延線15がある割合の電荷を入力してい
るときの電圧であり、VIBをCCD遅延線15の入力バイアス
に用いることにより、最大電荷転送量の任意の割合のポ
イントにバイアス電圧を設定することができる。また、
製造バラツキにより、CCDの最大電荷転送量がばらつい
ても、上記設定された割合でバイアス電圧を設定してい
るので常に最適なバイアスができるように構成されてい
る。
ところが、上記構成のバイアス回路において、電源投
入時やその他外部要因によって、設定電圧VIBが低くな
り、VIBのポテンシャルがφS1パルスの“L"レベルのポ
テンシャル57より低くなると、CCDレジスタ13に電荷が
注入されなくなる。すると、FDに電荷が転送されず、電
圧VFDが上昇する。VFDが上昇すると、反転増幅器14の出
力である電圧VIBはますます低下し、VIBのポテンシャル
56はφS1パルスの“L"レベルのポテンシャル57以下で固
定されてしまい、入力バイアス電圧が生成されないとい
う欠点がある。
入時やその他外部要因によって、設定電圧VIBが低くな
り、VIBのポテンシャルがφS1パルスの“L"レベルのポ
テンシャル57より低くなると、CCDレジスタ13に電荷が
注入されなくなる。すると、FDに電荷が転送されず、電
圧VFDが上昇する。VFDが上昇すると、反転増幅器14の出
力である電圧VIBはますます低下し、VIBのポテンシャル
56はφS1パルスの“L"レベルのポテンシャル57以下で固
定されてしまい、入力バイアス電圧が生成されないとい
う欠点がある。
このような欠点の対処策としては、入力バイアス回路
の注入パルスφS1を生成するパルス生成回路17,制御パ
ルスφSKMを生成するパルス生成回路18をそれぞれ第６
図、第７図に示すような構成にする。第６図及び第７図
において、61は２層ポリシリコンゲートのデプレッショ
ンＮ型MOS FET、62,66,67及び71,73,75はデプレッショ
ンＮ型MOS FET、63,64,68,72,74はＮ型MOS FET、65は容
量である。これらの回路はパルス生成回路17において電
圧VIBを検出し、φS1パルスの“L"レベルが常にVIBより
低くなるような構成になっている。しかし、このような
構成では、低電源電圧動作時等、パルス生成回路17を高
速動作させることは困難であり、低電圧で高速動作が要
求されるCCDレジスタには不向きである。
の注入パルスφS1を生成するパルス生成回路17,制御パ
ルスφSKMを生成するパルス生成回路18をそれぞれ第６
図、第７図に示すような構成にする。第６図及び第７図
において、61は２層ポリシリコンゲートのデプレッショ
ンＮ型MOS FET、62,66,67及び71,73,75はデプレッショ
ンＮ型MOS FET、63,64,68,72,74はＮ型MOS FET、65は容
量である。これらの回路はパルス生成回路17において電
圧VIBを検出し、φS1パルスの“L"レベルが常にVIBより
低くなるような構成になっている。しかし、このような
構成では、低電源電圧動作時等、パルス生成回路17を高
速動作させることは困難であり、低電圧で高速動作が要
求されるCCDレジスタには不向きである。
（発明が解決しようとする課題） このように、従来では電源投入時やその他外部要因に
よって、設定電圧VIBが低くなると、CCDレジスタに電荷
が注入されなくなり、最悪の場合、入力バイアス電圧が
生成されないという欠点があり、パルス生成回路を改良
して対処しても低電圧で高速動作が要求されるCCDレジ
スタには不向きである。
よって、設定電圧VIBが低くなると、CCDレジスタに電荷
が注入されなくなり、最悪の場合、入力バイアス電圧が
生成されないという欠点があり、パルス生成回路を改良
して対処しても低電圧で高速動作が要求されるCCDレジ
スタには不向きである。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、常に最適な入力バイアス電圧を生
成するゲート入力方式のCCDレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
であり、その目的は、常に最適な入力バイアス電圧を生
成するゲート入力方式のCCDレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の電荷転送素子の入力バイアス回路は、信号
電荷がクロックパルスのタイミングで伝送されるゲート
入力方式のCCDレジスタと、前記CCDレジスタの入力拡散
領域に印加される注入パルスを発生する注入パルス発生
手段と、前記注入パルス発生手段で発生したパルスの低
（“L"）レベルを発生する低レベル信号発生手段と、前
記CCDレジスタへの入力信号のポテンシャルレベルと前
記低レベル信号発生手段による“L"レベルとを比較し、
このCCDレジスタの入力信号のポテンシャルレベルが常
に注入パルスの“L"レベル以上に制御されるポテンシャ
ルレベル制御手段とを具備したことを特徴としている。
電荷がクロックパルスのタイミングで伝送されるゲート
入力方式のCCDレジスタと、前記CCDレジスタの入力拡散
領域に印加される注入パルスを発生する注入パルス発生
手段と、前記注入パルス発生手段で発生したパルスの低
（“L"）レベルを発生する低レベル信号発生手段と、前
記CCDレジスタへの入力信号のポテンシャルレベルと前
記低レベル信号発生手段による“L"レベルとを比較し、
このCCDレジスタの入力信号のポテンシャルレベルが常
に注入パルスの“L"レベル以上に制御されるポテンシャ
ルレベル制御手段とを具備したことを特徴としている。
（作用） この発明では、ポテンシャルレベル制御手段により、
入力バイアス回路のCCDレジスタの入力部のVIBのポテン
シャルがφS1パルスの“L"レベルのポテンシャルより低
くなった時、VIBのポテンシャルをφS1パルスの“L"レ
ベルのポテンシャルより高くするように制御する。
入力バイアス回路のCCDレジスタの入力部のVIBのポテン
シャルがφS1パルスの“L"レベルのポテンシャルより低
くなった時、VIBのポテンシャルをφS1パルスの“L"レ
ベルのポテンシャルより高くするように制御する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の一実施例による電荷転送素子の入
力バイアス回路の構成を示す回路図である。
力バイアス回路の構成を示す回路図である。
第４図の構成において、CCDレジスタ13と反転増幅器1
4によって出力される設定電圧VIBを変換回路１でVIBの
ポテンシャルに変換し、その出力をコンパレータ２の負
入力端に接続する。一方、φS1パルスの“L"レベルの電
圧VLが出力される電圧発生回路３をコンパレータ２の正
入力端に接続する。コンパレータ２の出力はＮチャネル
のMOS FET4のゲートに接続し、ドレインを十分に高い電
圧VDDに接続し、ソースをVIBの出力端に接続する。パル
ス生成回路17,18はそれぞれクロックパルス発生回路12
からの各クロックパルスφ2D,φ1Dを入力する。
4によって出力される設定電圧VIBを変換回路１でVIBの
ポテンシャルに変換し、その出力をコンパレータ２の負
入力端に接続する。一方、φS1パルスの“L"レベルの電
圧VLが出力される電圧発生回路３をコンパレータ２の正
入力端に接続する。コンパレータ２の出力はＮチャネル
のMOS FET4のゲートに接続し、ドレインを十分に高い電
圧VDDに接続し、ソースをVIBの出力端に接続する。パル
ス生成回路17,18はそれぞれクロックパルス発生回路12
からの各クロックパルスφ2D,φ1Dを入力する。
コンパレータで常にVIBのポテンシャルとφS1パルス
の“L"レベルのポテンシャルを比較してVIBのポテンシ
ャルがφS1パルスのポテンシャルより低くなった時にの
みコンパレータが反転するように構成されている。コン
パレータが反転したときにMOS FETがオンしてVIBに高い
電圧がかかり、VIBのポテンシャルが高くなる。VIBのポ
テンシャルがφS1パルスの“L"レベルのポテンシャルよ
り高くなると、コンパレータが再び反転してMOS FETが
オフする。これにより、この入力バイアス回路が通常ル
ープに戻る。
の“L"レベルのポテンシャルを比較してVIBのポテンシ
ャルがφS1パルスのポテンシャルより低くなった時にの
みコンパレータが反転するように構成されている。コン
パレータが反転したときにMOS FETがオンしてVIBに高い
電圧がかかり、VIBのポテンシャルが高くなる。VIBのポ
テンシャルがφS1パルスの“L"レベルのポテンシャルよ
り高くなると、コンパレータが再び反転してMOS FETが
オフする。これにより、この入力バイアス回路が通常ル
ープに戻る。
第２図に第１図の回路の具体的な構成例を示す。
クロックパルス発生回路12により動作するパルス生成
回路17及び18はそれぞれMOS FET21〜23及び24〜26でな
るCMOSインバータ構成になっている。パルス生成回路17
はクロックパルス発生回路12から発生されるクロックパ
ルスφ2Dを入力し，注入パルスφS1を出力する。パルス
生成回路18はクロックパルス発生回路12から発生される
クロックパルスφ1Dを入力し，制御パルスφSKMを出力
する。それぞれのパルスφS1,φSKMはCCDレジスタ13の
拡散領域41,G3ゲート45に供給される。
回路17及び18はそれぞれMOS FET21〜23及び24〜26でな
るCMOSインバータ構成になっている。パルス生成回路17
はクロックパルス発生回路12から発生されるクロックパ
ルスφ2Dを入力し，注入パルスφS1を出力する。パルス
生成回路18はクロックパルス発生回路12から発生される
クロックパルスφ1Dを入力し，制御パルスφSKMを出力
する。それぞれのパルスφS1,φSKMはCCDレジスタ13の
拡散領域41,G3ゲート45に供給される。
CCDレジスタ13のフローティング拡散領域49（FD）に
接続され所定電圧VFDが供給される反転増幅器14はＮ型
のMOS FET 27と定電流源28との接続ノードの電位をイン
バータ29を介して設定電圧VIBを出力する。この出力VIB
がCCDレジスタ13のG1ゲート43と変換回路１に供給され
る。この変換回路１はG1ゲート43と同じ２層ポリシリコ
ンゲートのデプレッションＮ型MOS FET 29のゲートにVI
Bが印加され、定電流源30により、出力はG1ゲート43下
のポテンシャルと同じになるように構成されている。
接続され所定電圧VFDが供給される反転増幅器14はＮ型
のMOS FET 27と定電流源28との接続ノードの電位をイン
バータ29を介して設定電圧VIBを出力する。この出力VIB
がCCDレジスタ13のG1ゲート43と変換回路１に供給され
る。この変換回路１はG1ゲート43と同じ２層ポリシリコ
ンゲートのデプレッションＮ型MOS FET 29のゲートにVI
Bが印加され、定電流源30により、出力はG1ゲート43下
のポテンシャルと同じになるように構成されている。
また、φS1パルスの“L"レベルの電圧VLが出力される
電圧発生回路３はMOS FET 31,32,33で構成され、パルス
生成回路17と同一構成であり、φ2Dのクロックパルスの
入力端に一定電圧、例えばVDDを加えることにより注入
パルスφS1の“L"レベルが出力されるようになってい
る。
電圧発生回路３はMOS FET 31,32,33で構成され、パルス
生成回路17と同一構成であり、φ2Dのクロックパルスの
入力端に一定電圧、例えばVDDを加えることにより注入
パルスφS1の“L"レベルが出力されるようになってい
る。
上記変換回路１、電圧発生回路３の出力はコンパレー
タ２の負入力端子、正入力端子に供給され、出力がMOS
FET 4を介して帰還される。
タ２の負入力端子、正入力端子に供給され、出力がMOS
FET 4を介して帰還される。
上記構成の回路の動作について説明する。
CCDレジスタ13にφS1,φSKM,φ1D,φ2Dの各パルスが
加えられることにより、このCCDレジスタ13に電荷が入
力され、FDで検出した所定電圧VFDを反転増幅器14を介
してG1ゲート43に帰還することにより、設定電圧VIBが
生成される。このとき、コンパレータ14は常に負入力側
のVIBのポテンシャル（第４図中56）と正入力側のφS1
パルスの“L"レベルのポテンシャル（第４図中57）を比
較しているが、CCDレジスタ13に電荷が入力されている
状態では、必ずVIBのポテンシャルよりφS1パルスの
“L"レベルのポテンシャルの方が低いので、コンパレー
タ２の出力は“L"レベルとなり、MOS FET 4はオフ状態
である。よって、電圧VIBに変化を与えず、正常ループ
で動作する。
加えられることにより、このCCDレジスタ13に電荷が入
力され、FDで検出した所定電圧VFDを反転増幅器14を介
してG1ゲート43に帰還することにより、設定電圧VIBが
生成される。このとき、コンパレータ14は常に負入力側
のVIBのポテンシャル（第４図中56）と正入力側のφS1
パルスの“L"レベルのポテンシャル（第４図中57）を比
較しているが、CCDレジスタ13に電荷が入力されている
状態では、必ずVIBのポテンシャルよりφS1パルスの
“L"レベルのポテンシャルの方が低いので、コンパレー
タ２の出力は“L"レベルとなり、MOS FET 4はオフ状態
である。よって、電圧VIBに変化を与えず、正常ループ
で動作する。
しかし、電源投入時や外部サージ等により一時的に電
圧VIBが低下し、VIBのポテンシャルがφS1パルスの“L"
レベルのポテンシャルより低くなったとき、コンパレー
タ２が反転して“H"レベルとなり、MOS FET 4はオン状
態となり、電圧VIBを上昇させる。この動作により、電
圧VIBのポテンシャルがφS1の“L"レベルのポテンシャ
ルを超えたとき、コンパレータ２が再び反転し、“L"レ
ベルとなり、MOS FET 4はオフ状態となり、正常ループ
動作になる。
圧VIBが低下し、VIBのポテンシャルがφS1パルスの“L"
レベルのポテンシャルより低くなったとき、コンパレー
タ２が反転して“H"レベルとなり、MOS FET 4はオン状
態となり、電圧VIBを上昇させる。この動作により、電
圧VIBのポテンシャルがφS1の“L"レベルのポテンシャ
ルを超えたとき、コンパレータ２が再び反転し、“L"レ
ベルとなり、MOS FET 4はオフ状態となり、正常ループ
動作になる。
このようにすれば、設定電圧VIBのポテンシャルを常
にφS1の“L"レベルのポテンシャルより高く制御するこ
とができる。
にφS1の“L"レベルのポテンシャルより高く制御するこ
とができる。
また、パルス生成回路17,18の構成については第６
図、第７図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路１の出力をコンパレータ２の正
入力端子電圧発生回路３の出力をコンパレータ２の負入
力端子に接続し、MOS FET 4をＰチャネル型としても、
上記と同様の動作が可能である。
図、第７図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路１の出力をコンパレータ２の正
入力端子電圧発生回路３の出力をコンパレータ２の負入
力端子に接続し、MOS FET 4をＰチャネル型としても、
上記と同様の動作が可能である。
［発明の効果］ 以上説明したようにこの発明によれば、ゲート入力方
式（Fill＆Spill）のCCDレジスタを使用し、電源投入時
や外部サージ等によりバイアス電圧が低下しても、コン
パレータの出力によって速やかにバイアス電圧を通常動
作ループに導くので、常に正常な入力バイアス電圧を与
えると共に、低電圧動作、高速動作が可能な電荷転送素
子の入力バイアス回路が提供できる。
式（Fill＆Spill）のCCDレジスタを使用し、電源投入時
や外部サージ等によりバイアス電圧が低下しても、コン
パレータの出力によって速やかにバイアス電圧を通常動
作ループに導くので、常に正常な入力バイアス電圧を与
えると共に、低電圧動作、高速動作が可能な電荷転送素
子の入力バイアス回路が提供できる。
第１図はこの発明の一実施例による構成の回路図、第２
図は第１図の回路の具体的な構成例を示す回路図、第３
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第４図（ａ），（ｂ）はそれぞれゲート入力
方式（Fill＆Spill）のCCDレジスタの動作を示すポテン
シャル図、第５図は上記CCDレジスタに供給される各パ
ルスのタイミングチャート、第６図及び第７図はそれぞ
れ第３図中の一部の回路図である。 １……変換回路、２……コンパレータ、３……電圧発生
回路、４……MOS FET、11……入力端子、12……クロッ
クパルス発生回路、13……CCDレジスタ、14……反転増
幅器、15……CCD遅延線、16……抵抗、17,18……パルス
生成回路。
図は第１図の回路の具体的な構成例を示す回路図、第３
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第４図（ａ），（ｂ）はそれぞれゲート入力
方式（Fill＆Spill）のCCDレジスタの動作を示すポテン
シャル図、第５図は上記CCDレジスタに供給される各パ
ルスのタイミングチャート、第６図及び第７図はそれぞ
れ第３図中の一部の回路図である。 １……変換回路、２……コンパレータ、３……電圧発生
回路、４……MOS FET、11……入力端子、12……クロッ
クパルス発生回路、13……CCDレジスタ、14……反転増
幅器、15……CCD遅延線、16……抵抗、17,18……パルス
生成回路。
Claims (3)
- 【請求項１】信号電荷がクロックパルスのタイミングで
伝送されるゲート入力方式のCCDレジスタと、 前記CCDレジスタの入力拡散領域に印加される注入パル
スを発生する注入パルス発生手段と、 前記注入パルス発生手段で発生したパルスの低（“L"）
レベルを発生する低レベル信号発生手段と、 前記CCDレジスタへの入力信号のポテンシャルレベルと
前記低レベル信号発生手段による“L"レベルとを比較
し、このCCDレジスタの入力信号のポテンシャルレベル
が常に注入パルスの“L"レベル以上に制御されるポテン
シャルレベル制御手段と を具備したことを特徴とする電荷転送素子の入力バイア
ス回路。 - 【請求項２】前記低レベル信号発生手段は前記注入パル
ス発生手段と同一構成であり、前記低レベル信号発生手
段の入力部に一定電圧を加えることにより注入パルスの
“L"レベルを出力することを特徴とする請求項１記載の
電荷転送素子の入力バイアス回路。 - 【請求項３】前記ポテンシャルレベル制御手段は前記CC
Dレジスタへの入力信号の電圧に応じてCCD内で起こるポ
テンシャルプロファイルと同等に変換される変換回路を
介して与えられるポテンシャルレベルと前記低レベル信
号発生手段における“L"レベルとを比較することを特徴
とする請求項１記載の電荷転送素子の入力バイアス回
路。
Priority Applications (3)
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|---|---|---|---|
| JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
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| US07/713,086 US5140623A (en) | 1990-06-12 | 1991-06-11 | Input bias circuit for gate input type charge transfer device for controlling the potential level of the input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0444330A JPH0444330A (ja) | 1992-02-14 |
| JPH0821712B2 true JPH0821712B2 (ja) | 1996-03-04 |
Family
ID=15565969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153597A Expired - Fee Related JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
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| US (1) | US5140623A (ja) |
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Also Published As
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