JPS62162972A - 電流比較回路 - Google Patents
電流比較回路Info
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- JPS62162972A JPS62162972A JP61003752A JP375286A JPS62162972A JP S62162972 A JPS62162972 A JP S62162972A JP 61003752 A JP61003752 A JP 61003752A JP 375286 A JP375286 A JP 375286A JP S62162972 A JPS62162972 A JP S62162972A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一極性を持って２個のＭＯＳ トランジス
タからなるカレントミラー回路を用いた電流比較回路に
関し、特に第１．第２の定電流の大きさを比較し、その
大小によって出力をｒＨＪレベルまたはｒＬＪとする電
流比較回路においてその切替わり時の応答速度を速めた
電流比較回路に関するものである。
タからなるカレントミラー回路を用いた電流比較回路に
関し、特に第１．第２の定電流の大きさを比較し、その
大小によって出力をｒＨＪレベルまたはｒＬＪとする電
流比較回路においてその切替わり時の応答速度を速めた
電流比較回路に関するものである。
従来、この種の電流比較回路としては第４図に示すもの
がある。同図において、Ｔ１は第１の信号電流■１が定
電流として供給される第１の信号端子、Ｔ２は第２の信
号電流工２が同じく定電流として供給される第２の信号
端子、Ｑ、は第１のＭＯＳトランジスタ、Ｑ２は第２の
ＭＯＳ トランジスタ、Ｑ８は第３のＭＯＳトランジス
タ、Ｔ８は出力端子である。また、玩は第３のＭＯＳト
ランジスタＱ８の負荷となる負荷定電流源でるる。
がある。同図において、Ｔ１は第１の信号電流■１が定
電流として供給される第１の信号端子、Ｔ２は第２の信
号電流工２が同じく定電流として供給される第２の信号
端子、Ｑ、は第１のＭＯＳトランジスタ、Ｑ２は第２の
ＭＯＳ トランジスタ、Ｑ８は第３のＭＯＳトランジス
タ、Ｔ８は出力端子である。また、玩は第３のＭＯＳト
ランジスタＱ８の負荷となる負荷定電流源でるる。
ここで、第１のＭＯＳトランジスタＱ工と第２のＭＯＳ
トランジスタＱ２は通常のカレントミラー回路を構成し
ており、第２のＭＯＳトランジスタＱ２が能動域で動作
している場合、このＭＯＳトランジスタＱ２のドレイン
′亀流は第１のＭＯＳトランジスタＱ１に供給される第
１の信号電流工、と等しくなる。そして、第１の信号電
流工１ と第２の信号電流工２ とがＩ２＞１１ にろ
るとき、出力端子Ｔ８はｒＬＪレベルとなり、Ｉ２＜１
１ にあるときは「Ｈ」レベルとなる。
トランジスタＱ２は通常のカレントミラー回路を構成し
ており、第２のＭＯＳトランジスタＱ２が能動域で動作
している場合、このＭＯＳトランジスタＱ２のドレイン
′亀流は第１のＭＯＳトランジスタＱ１に供給される第
１の信号電流工、と等しくなる。そして、第１の信号電
流工１ と第２の信号電流工２ とがＩ２＞１１ にろ
るとき、出力端子Ｔ８はｒＬＪレベルとなり、Ｉ２＜１
１ にあるときは「Ｈ」レベルとなる。
ところが、第４図に示す従来の回路においては、Ｉ２＞
Ｉ、の場合、第３のＭＯＳトランジスタＱ３のゲート電
圧は上昇し、出力端子Ｔ８の出力はｒＬＪレベルとなる
。この時、第３のＭＯＳ トランジスタＱ８のゲート電
圧は第２の信号電流Ｉ、、つまり定電流源Ｉ、が供給で
きる最大電圧ｖ２ｍ１ｘまで上昇する。この状態からＩ
、＜Ｉ、になった時、出力端子Ｔ、の出力はｒ ＨＪレ
ベルとなるが、「Ｈ」レベルとなりはじめるのは、第３
のＭＯＳトランジスタＱａのゲート電圧がその閾値電圧
ＶａＴＨ以下となってからである。それ故、このＭＯＳ
トランジスタＱ３のゲートには、そのトランジスタＱ８
のゲート。
Ｉ、の場合、第３のＭＯＳトランジスタＱ３のゲート電
圧は上昇し、出力端子Ｔ８の出力はｒＬＪレベルとなる
。この時、第３のＭＯＳ トランジスタＱ８のゲート電
圧は第２の信号電流Ｉ、、つまり定電流源Ｉ、が供給で
きる最大電圧ｖ２ｍ１ｘまで上昇する。この状態からＩ
、＜Ｉ、になった時、出力端子Ｔ、の出力はｒ ＨＪレ
ベルとなるが、「Ｈ」レベルとなりはじめるのは、第３
のＭＯＳトランジスタＱａのゲート電圧がその閾値電圧
ＶａＴＨ以下となってからである。それ故、このＭＯＳ
トランジスタＱ３のゲートには、そのトランジスタＱ８
のゲート。
ドレイン間、ゲート、ソース間、ゲート基板間及び第２
のＭＯＳ トランジスタＱ２のドレイン、ゲート間、ド
レイン基板間及び信号源の浮遊容量など多くの浮遊容量
が接続されており、上記最大電圧’Ｐｍａｘから閾値電
圧Ｖ８ＴＨに到るまで、これらの浮遊容量をＩニー■２
の電流で放電する遅れ時間を生じるという問題点がめ
った。
のＭＯＳ トランジスタＱ２のドレイン、ゲート間、ド
レイン基板間及び信号源の浮遊容量など多くの浮遊容量
が接続されており、上記最大電圧’Ｐｍａｘから閾値電
圧Ｖ８ＴＨに到るまで、これらの浮遊容量をＩニー■２
の電流で放電する遅れ時間を生じるという問題点がめ
った。
本発明は、上記した従来のものの電流切替わり時の遅れ
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
本発明に係る電流比較回路は、第１の信号電流が供給さ
れる第１の信号端子にドレインとゲートが共通に接続さ
れた第１のＭＯＳ トランジスタと、第２の信号電流が
供給される第２の信号端子にドレインが接続されかつ上
記第１のＭＯＳトランジスタのゲートにゲートが接続さ
れた該第１のＭＯＳトランジスタと同一極性を有する第
２のＭＯＳ トランジスタからなるカレントミラー回路
と、上記第２の信号端子にゲートが、ドレインが負荷に
それぞれ接続された第３のＭＯＳトランジスタと、上記
第３のＭＯＳ トランジスタのゲートとドレインとの間
に順方向に接続されたクランピンク用のダイオード素子
とから構成し、上記第１．第２および第３のＭＯＳトラ
ンジスタのソースを共通に接続して、上記第３のＭＯＳ
トランジスタのコレクタ側より出力を取り出すようにし
たものでるる。
れる第１の信号端子にドレインとゲートが共通に接続さ
れた第１のＭＯＳ トランジスタと、第２の信号電流が
供給される第２の信号端子にドレインが接続されかつ上
記第１のＭＯＳトランジスタのゲートにゲートが接続さ
れた該第１のＭＯＳトランジスタと同一極性を有する第
２のＭＯＳ トランジスタからなるカレントミラー回路
と、上記第２の信号端子にゲートが、ドレインが負荷に
それぞれ接続された第３のＭＯＳトランジスタと、上記
第３のＭＯＳ トランジスタのゲートとドレインとの間
に順方向に接続されたクランピンク用のダイオード素子
とから構成し、上記第１．第２および第３のＭＯＳトラ
ンジスタのソースを共通に接続して、上記第３のＭＯＳ
トランジスタのコレクタ側より出力を取り出すようにし
たものでるる。
本発明の電流比較回路においては、出力段の第３のＭＯ
Ｓトランジスタのゲート、ドレイン間にクランピング用
のダイオード素子を挿入することにより、このダイオー
ド素子によって上記第３のＭＯＳ トランジスタのゲー
ト電圧をそのＭＯＳ ｌ−ランジスタの飽和電圧と上記
ダイオード素子の順方向電圧降下との電位以上または以
下にならないように固定できる。これによって、第１の
信号電流工、と第２の信号電流Ｉ２がＩ、Ｉ＞Ｉ工の状
態からＩ２＜Ｉ。
Ｓトランジスタのゲート、ドレイン間にクランピング用
のダイオード素子を挿入することにより、このダイオー
ド素子によって上記第３のＭＯＳ トランジスタのゲー
ト電圧をそのＭＯＳ ｌ−ランジスタの飽和電圧と上記
ダイオード素子の順方向電圧降下との電位以上または以
下にならないように固定できる。これによって、第１の
信号電流工、と第２の信号電流Ｉ２がＩ、Ｉ＞Ｉ工の状
態からＩ２＜Ｉ。
になシ、第３のＭＯＳ トランジスタのゲート電圧がそ
の闇値電圧に到るまでの時間を大幅に短縮することがで
きる。
の闇値電圧に到るまでの時間を大幅に短縮することがで
きる。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明の一実施例による電流比較回路を示す基
本的な回路構成図である。この実施例の電流比較回路は
、同一極性を持つ第１のＭＯＳトランジスタＱ□と第２
のＭＯＳトランジスタＱ２からカレントミラー回路を構
成し、その出力段の第３のＭＯＳトランジスタＱ３のゲ
ートが、第２のＭＯＳトランジスタＱ２に第２の信号電
流Ｉ２が供給される第２の信号端子Ｔ２に接続され、か
つそのドレインが負荷定電流源工りに接続されている点
は、第４図に示す従来例のものと同様でろるが、上記第
３のＭＯＳ トランジスタＱ３ のゲートにアノードが
、そして該ＭＯ８トランジスタＱ、のドレインにカソー
ドがそれぞれ接続されたクランピング用のダイオード素
子Ｄ１を設けたものでるる。なお、図中、同一符号は同
一または相当部分を示している。
本的な回路構成図である。この実施例の電流比較回路は
、同一極性を持つ第１のＭＯＳトランジスタＱ□と第２
のＭＯＳトランジスタＱ２からカレントミラー回路を構
成し、その出力段の第３のＭＯＳトランジスタＱ３のゲ
ートが、第２のＭＯＳトランジスタＱ２に第２の信号電
流Ｉ２が供給される第２の信号端子Ｔ２に接続され、か
つそのドレインが負荷定電流源工りに接続されている点
は、第４図に示す従来例のものと同様でろるが、上記第
３のＭＯＳ トランジスタＱ３ のゲートにアノードが
、そして該ＭＯ８トランジスタＱ、のドレインにカソー
ドがそれぞれ接続されたクランピング用のダイオード素
子Ｄ１を設けたものでるる。なお、図中、同一符号は同
一または相当部分を示している。
上記実施例の電流比較回路によると、第１の信号電流Ｉ
工と第２の信号電流Ｉ、とがＩ、＞１１の状態において
、第３のＭＯＳトランジスタＱ８のゲート電圧が上昇す
ると、このＭＯＳ トランジスタＱ。
工と第２の信号電流Ｉ、とがＩ、＞１１の状態において
、第３のＭＯＳトランジスタＱ８のゲート電圧が上昇す
ると、このＭＯＳ トランジスタＱ。
はオンし、出力端子Ｔ８の出力はｒＬＪレベルとなる。
この状態で、第３のＭＯＳトランジスタＱ８のゲート電
圧は、そのＭＯＳトランジスタＱ８の飽和電圧をｖａＳ
ＡＴ ＋ダイオード素子Ｄ０の順方向電圧降下をＶ。Ｆ
とすると、ｖａＳＡＴ ＋ ｖｏｐ’以上には上昇しな
い。これにより上記ダイオードＤ１で構成される回路は
、第３のＭＯＳトランジスタＱ８がオンしはじめると働
くため、上記ＶＢＳＡＴ ＋ ＶＤＦは当該ＭＯ８トラ
ンジスタＱ、の閾値電圧ｖ３ＴＨにきわめて近い値とな
る。したがって、Ｉ、＞Ｉ工の状態から１１＞Ｉ、にな
り、第３のＭＯＳトランジスタＱ８のゲート電圧がその
闇値電圧ＶＩＩＴＨに到るまでの時間は大幅に短かくで
きる。これにより、上記した従来のものに比べて、電流
切替わり時の遅れ時間を短縮して応答速度を速めること
ができる。
圧は、そのＭＯＳトランジスタＱ８の飽和電圧をｖａＳ
ＡＴ ＋ダイオード素子Ｄ０の順方向電圧降下をＶ。Ｆ
とすると、ｖａＳＡＴ ＋ ｖｏｐ’以上には上昇しな
い。これにより上記ダイオードＤ１で構成される回路は
、第３のＭＯＳトランジスタＱ８がオンしはじめると働
くため、上記ＶＢＳＡＴ ＋ ＶＤＦは当該ＭＯ８トラ
ンジスタＱ、の閾値電圧ｖ３ＴＨにきわめて近い値とな
る。したがって、Ｉ、＞Ｉ工の状態から１１＞Ｉ、にな
り、第３のＭＯＳトランジスタＱ８のゲート電圧がその
闇値電圧ＶＩＩＴＨに到るまでの時間は大幅に短かくで
きる。これにより、上記した従来のものに比べて、電流
切替わり時の遅れ時間を短縮して応答速度を速めること
ができる。
第２図は本発明の他の実施例を示すもので、第１図との
異なる点は、第３のＭＯＳトランジスタＱａのゲート、
ドレイン間に挿入するダイオード素子として、ドレイン
およびゲートを共通にして上記ＭＯ８トランジスタＱ８
のゲートに接続するとともに、ソースをそのＭＯＳトラ
ンジスタＱ８ のドレインに接続した該ＭＯ８トランジ
スタＱ８ と同じ極性を持つダイオード構造のＮチャネ
ルＭＯＳ トランジスタＤ、ｌを構成したものでるる。
異なる点は、第３のＭＯＳトランジスタＱａのゲート、
ドレイン間に挿入するダイオード素子として、ドレイン
およびゲートを共通にして上記ＭＯ８トランジスタＱ８
のゲートに接続するとともに、ソースをそのＭＯＳトラ
ンジスタＱ８ のドレインに接続した該ＭＯ８トランジ
スタＱ８ と同じ極性を持つダイオード構造のＮチャネ
ルＭＯＳ トランジスタＤ、ｌを構成したものでるる。
この実施例においても第１図の実施例と同様の作用、効
果を奏することができる。
果を奏することができる。
第３図は本発明による電流比較回路をＣＭＯＳコンパレ
ータ回路に適用したときの具体的な回路構成図である。
ータ回路に適用したときの具体的な回路構成図である。
同図において、第１図ないし第２図と同等部分は同一符
号を示し、Ｑ４．Ｑ５は、コンパレータの入力信号端子
ＩＮ１ 、 ＩＮ２に与えられる入力信号電圧差により
バイアス電流を第１．第２のＭＯＳトランジスタＱ ｌ
＋ Ｑ ２に分配するＰチャネルＭＯ８トランジスタ、
ＩＡは定電流源、０ＬＴＴは出力端子、ＶＤＤは旨電位
電源である。かかる構成のコンパレータ回路によれば、
上述した実施例と同様に、浮遊容量による遅れ時間をで
きるだけ少なくするため不必要に出力段の第３のＭＯＳ
トランジスタＱ８のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
号を示し、Ｑ４．Ｑ５は、コンパレータの入力信号端子
ＩＮ１ 、 ＩＮ２に与えられる入力信号電圧差により
バイアス電流を第１．第２のＭＯＳトランジスタＱ ｌ
＋ Ｑ ２に分配するＰチャネルＭＯ８トランジスタ、
ＩＡは定電流源、０ＬＴＴは出力端子、ＶＤＤは旨電位
電源である。かかる構成のコンパレータ回路によれば、
上述した実施例と同様に、浮遊容量による遅れ時間をで
きるだけ少なくするため不必要に出力段の第３のＭＯＳ
トランジスタＱ８のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
なお、上述の実施例では第１１第２および第３のＭＯＳ
トランジスタがＮチャネルの場合について示したが、本
発明はこれに限定されるものではカく、それらがＰチャ
ネルの場合にはクランピング用のダイオード素子のカソ
ード、アノードをそれぞれ第３のＰチャネルＭＯ８トラ
ンジスタのゲートドレインに接続することにより、上記
実施例と同様の作用、効果が得られる。また、上記ダイ
オード素子としては、上記実施例のものに限らず、第３
のＭＯＳ トランジスタがＰチャネルの場合、Ｐチャネ
ルＭＯ８トランジスタのソースをアノードとし、それら
ドレインおよびゲートを共通に接続した電極側をカソー
ドとしたダイオード構造のものを使用することもできる
。
トランジスタがＮチャネルの場合について示したが、本
発明はこれに限定されるものではカく、それらがＰチャ
ネルの場合にはクランピング用のダイオード素子のカソ
ード、アノードをそれぞれ第３のＰチャネルＭＯ８トラ
ンジスタのゲートドレインに接続することにより、上記
実施例と同様の作用、効果が得られる。また、上記ダイ
オード素子としては、上記実施例のものに限らず、第３
のＭＯＳ トランジスタがＰチャネルの場合、Ｐチャネ
ルＭＯ８トランジスタのソースをアノードとし、それら
ドレインおよびゲートを共通に接続した電極側をカソー
ドとしたダイオード構造のものを使用することもできる
。
以上のように本発明の電流比較回路によれば、出力段の
ＭＯＳトランジスタのゲート、ドレイン間に順方向にク
ランピング用のダイオード素子を設け、浮遊容量による
遅れ時間を極力少なくするため不必要に上記ＭＯ８トラ
ンジスタのゲート電圧が上昇または下降しないようにし
たので、その電流切替わり時の遅れ時間を短かくして応
答速度を速めることができる効果がある。
ＭＯＳトランジスタのゲート、ドレイン間に順方向にク
ランピング用のダイオード素子を設け、浮遊容量による
遅れ時間を極力少なくするため不必要に上記ＭＯ８トラ
ンジスタのゲート電圧が上昇または下降しないようにし
たので、その電流切替わり時の遅れ時間を短かくして応
答速度を速めることができる効果がある。
第１図は本発明の一実施例を示す基本的な回路図、第２
図は本発明の他の実施例を示す第２図相当の回路図、第
３図は本発明をＣＭＯＳコンパレータ回路に適用したと
きの具体的な回路図、第４図は従来の一例を示す回路図
である。 Ｔ１・・・・第１の信号端子、Ｔ２・・・・第２の信号
端子、Ｑｌ ・・・・第１のＭＯＳトランジスタ、Ｑ
２ ・・・・第２のＭＯＳトランジスタ、ＱＢ・・・
・第３のＭＯＳトランジスタ、Ｄｌ ・・・・ダイオ
ード素子、Ｄ２ ・・・・ダイオード構造のＮチャネ
ルＭＯＳトランジスタ、Ｔ８ ・・・・出力端子。
図は本発明の他の実施例を示す第２図相当の回路図、第
３図は本発明をＣＭＯＳコンパレータ回路に適用したと
きの具体的な回路図、第４図は従来の一例を示す回路図
である。 Ｔ１・・・・第１の信号端子、Ｔ２・・・・第２の信号
端子、Ｑｌ ・・・・第１のＭＯＳトランジスタ、Ｑ
２ ・・・・第２のＭＯＳトランジスタ、ＱＢ・・・
・第３のＭＯＳトランジスタ、Ｄｌ ・・・・ダイオ
ード素子、Ｄ２ ・・・・ダイオード構造のＮチャネ
ルＭＯＳトランジスタ、Ｔ８ ・・・・出力端子。
Claims (2)
- （１）第１の信号電流が供給される第１の信号端子にド
レインとゲートが共通に接続された第１のＭＯＳトラン
ジスタと、第２の信号電流が供給される第２の信号端子
にドレインが接続されかつ上記第１のＭＯＳトランジス
タのゲートにゲートが接続された該第１のＭＯＳトラン
ジスタと同一極性を有する第２のＭＯＳトランジスタか
らなるカレントミラー回路と、上記第２の信号端子にゲ
ートが、ドレインが負荷にそれぞれ接続された第３のＭ
ＯＳトランジスタと、上記第３のＭＯＳトランジスタの
ゲートとドレインとの間に順方向に接続されたクランピ
ング用のダイオード素子とから構成し、上記第１、第２
および第３のＭＯＳトランジスタのソースを共通に接続
して、上記第３のＭＯＳトランジスタのコレクタ側より
出力を取り出すことを特徴とする電流比較回路。 - （２）ダイオード素子として、第３のＭＯＳトランジス
タがＮチヤネルの場合、ＮチヤネルＭＯＳトランジスタ
のドレインおよびゲートを共通に接続した電極側をアノ
ードとするとともに、そのソースをカソードとし、ある
いは第３のＭＯＳトランジスタがＰチヤネルの場合、Ｐ
チヤネルＭＯＳトランジスタのソースをアノードとする
とともに、それらドレインおよびゲートを共通に接続し
た電極側をカソードとしたダイオード構造のものを用い
ることを特徴とする特許請求の範囲第１項記載の電流比
較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162972A true JPS62162972A (ja) | 1987-07-18 |
| JPH063468B2 JPH063468B2 (ja) | 1994-01-12 |
Family
ID=11565923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003752A Expired - Lifetime JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063468B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232807A (ja) * | 1988-03-14 | 1989-09-18 | Canon Inc | 電流比較回路 |
| JP2003198341A (ja) * | 2001-12-27 | 2003-07-11 | Fuji Electric Co Ltd | 電流増幅型コンパレータ |
| CN110190852A (zh) * | 2019-06-12 | 2019-08-30 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
-
1986
- 1986-01-10 JP JP61003752A patent/JPH063468B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232807A (ja) * | 1988-03-14 | 1989-09-18 | Canon Inc | 電流比較回路 |
| JP2003198341A (ja) * | 2001-12-27 | 2003-07-11 | Fuji Electric Co Ltd | 電流増幅型コンパレータ |
| CN110190852A (zh) * | 2019-06-12 | 2019-08-30 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063468B2 (ja) | 1994-01-12 |
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Legal Events
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