JPS62162972A - 電流比較回路 - Google Patents
電流比較回路Info
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- JPS62162972A JPS62162972A JP61003752A JP375286A JPS62162972A JP S62162972 A JPS62162972 A JP S62162972A JP 61003752 A JP61003752 A JP 61003752A JP 375286 A JP375286 A JP 375286A JP S62162972 A JPS62162972 A JP S62162972A
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- Japan
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- mos transistor
- gate
- current
- transistor
- voltage
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一極性を持って2個のMOS トランジス
タからなるカレントミラー回路を用いた電流比較回路に
関し、特に第1.第2の定電流の大きさを比較し、その
大小によって出力をrHJレベルまたはrLJとする電
流比較回路においてその切替わり時の応答速度を速めた
電流比較回路に関するものである。
タからなるカレントミラー回路を用いた電流比較回路に
関し、特に第1.第2の定電流の大きさを比較し、その
大小によって出力をrHJレベルまたはrLJとする電
流比較回路においてその切替わり時の応答速度を速めた
電流比較回路に関するものである。
従来、この種の電流比較回路としては第4図に示すもの
がある。同図において、T1は第1の信号電流■1が定
電流として供給される第1の信号端子、T2は第2の信
号電流工2が同じく定電流として供給される第2の信号
端子、Q、は第1のMOSトランジスタ、Q2は第2の
MOS トランジスタ、Q8は第3のMOSトランジス
タ、T8は出力端子である。また、玩は第3のMOSト
ランジスタQ8の負荷となる負荷定電流源でるる。
がある。同図において、T1は第1の信号電流■1が定
電流として供給される第1の信号端子、T2は第2の信
号電流工2が同じく定電流として供給される第2の信号
端子、Q、は第1のMOSトランジスタ、Q2は第2の
MOS トランジスタ、Q8は第3のMOSトランジス
タ、T8は出力端子である。また、玩は第3のMOSト
ランジスタQ8の負荷となる負荷定電流源でるる。
ここで、第1のMOSトランジスタQ工と第2のMOS
トランジスタQ2は通常のカレントミラー回路を構成し
ており、第2のMOSトランジスタQ2が能動域で動作
している場合、このMOSトランジスタQ2のドレイン
′亀流は第1のMOSトランジスタQ1に供給される第
1の信号電流工、と等しくなる。そして、第1の信号電
流工1 と第2の信号電流工2 とがI2>11 にろ
るとき、出力端子T8はrLJレベルとなり、I2<1
1 にあるときは「H」レベルとなる。
トランジスタQ2は通常のカレントミラー回路を構成し
ており、第2のMOSトランジスタQ2が能動域で動作
している場合、このMOSトランジスタQ2のドレイン
′亀流は第1のMOSトランジスタQ1に供給される第
1の信号電流工、と等しくなる。そして、第1の信号電
流工1 と第2の信号電流工2 とがI2>11 にろ
るとき、出力端子T8はrLJレベルとなり、I2<1
1 にあるときは「H」レベルとなる。
ところが、第4図に示す従来の回路においては、I2>
I、の場合、第3のMOSトランジスタQ3のゲート電
圧は上昇し、出力端子T8の出力はrLJレベルとなる
。この時、第3のMOS トランジスタQ8のゲート電
圧は第2の信号電流I、、つまり定電流源I、が供給で
きる最大電圧v2m1xまで上昇する。この状態からI
、<I、になった時、出力端子T、の出力はr HJレ
ベルとなるが、「H」レベルとなりはじめるのは、第3
のMOSトランジスタQaのゲート電圧がその閾値電圧
VaTH以下となってからである。それ故、このMOS
トランジスタQ3のゲートには、そのトランジスタQ8
のゲート。
I、の場合、第3のMOSトランジスタQ3のゲート電
圧は上昇し、出力端子T8の出力はrLJレベルとなる
。この時、第3のMOS トランジスタQ8のゲート電
圧は第2の信号電流I、、つまり定電流源I、が供給で
きる最大電圧v2m1xまで上昇する。この状態からI
、<I、になった時、出力端子T、の出力はr HJレ
ベルとなるが、「H」レベルとなりはじめるのは、第3
のMOSトランジスタQaのゲート電圧がその閾値電圧
VaTH以下となってからである。それ故、このMOS
トランジスタQ3のゲートには、そのトランジスタQ8
のゲート。
ドレイン間、ゲート、ソース間、ゲート基板間及び第2
のMOS トランジスタQ2のドレイン、ゲート間、ド
レイン基板間及び信号源の浮遊容量など多くの浮遊容量
が接続されており、上記最大電圧’Pmaxから閾値電
圧V8THに到るまで、これらの浮遊容量をIニー■2
の電流で放電する遅れ時間を生じるという問題点がめ
った。
のMOS トランジスタQ2のドレイン、ゲート間、ド
レイン基板間及び信号源の浮遊容量など多くの浮遊容量
が接続されており、上記最大電圧’Pmaxから閾値電
圧V8THに到るまで、これらの浮遊容量をIニー■2
の電流で放電する遅れ時間を生じるという問題点がめ
った。
本発明は、上記した従来のものの電流切替わり時の遅れ
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
時間を短かくして応答速度を速めた電流比較回路を提供
することを目的とする。
本発明に係る電流比較回路は、第1の信号電流が供給さ
れる第1の信号端子にドレインとゲートが共通に接続さ
れた第1のMOS トランジスタと、第2の信号電流が
供給される第2の信号端子にドレインが接続されかつ上
記第1のMOSトランジスタのゲートにゲートが接続さ
れた該第1のMOSトランジスタと同一極性を有する第
2のMOS トランジスタからなるカレントミラー回路
と、上記第2の信号端子にゲートが、ドレインが負荷に
それぞれ接続された第3のMOSトランジスタと、上記
第3のMOS トランジスタのゲートとドレインとの間
に順方向に接続されたクランピンク用のダイオード素子
とから構成し、上記第1.第2および第3のMOSトラ
ンジスタのソースを共通に接続して、上記第3のMOS
トランジスタのコレクタ側より出力を取り出すようにし
たものでるる。
れる第1の信号端子にドレインとゲートが共通に接続さ
れた第1のMOS トランジスタと、第2の信号電流が
供給される第2の信号端子にドレインが接続されかつ上
記第1のMOSトランジスタのゲートにゲートが接続さ
れた該第1のMOSトランジスタと同一極性を有する第
2のMOS トランジスタからなるカレントミラー回路
と、上記第2の信号端子にゲートが、ドレインが負荷に
それぞれ接続された第3のMOSトランジスタと、上記
第3のMOS トランジスタのゲートとドレインとの間
に順方向に接続されたクランピンク用のダイオード素子
とから構成し、上記第1.第2および第3のMOSトラ
ンジスタのソースを共通に接続して、上記第3のMOS
トランジスタのコレクタ側より出力を取り出すようにし
たものでるる。
本発明の電流比較回路においては、出力段の第3のMO
Sトランジスタのゲート、ドレイン間にクランピング用
のダイオード素子を挿入することにより、このダイオー
ド素子によって上記第3のMOS トランジスタのゲー
ト電圧をそのMOS l−ランジスタの飽和電圧と上記
ダイオード素子の順方向電圧降下との電位以上または以
下にならないように固定できる。これによって、第1の
信号電流工、と第2の信号電流I2がI、I>I工の状
態からI2<I。
Sトランジスタのゲート、ドレイン間にクランピング用
のダイオード素子を挿入することにより、このダイオー
ド素子によって上記第3のMOS トランジスタのゲー
ト電圧をそのMOS l−ランジスタの飽和電圧と上記
ダイオード素子の順方向電圧降下との電位以上または以
下にならないように固定できる。これによって、第1の
信号電流工、と第2の信号電流I2がI、I>I工の状
態からI2<I。
になシ、第3のMOS トランジスタのゲート電圧がそ
の闇値電圧に到るまでの時間を大幅に短縮することがで
きる。
の闇値電圧に到るまでの時間を大幅に短縮することがで
きる。
以下、本発明を図面に示す実施例に基づいて説明する。
第1図は本発明の一実施例による電流比較回路を示す基
本的な回路構成図である。この実施例の電流比較回路は
、同一極性を持つ第1のMOSトランジスタQ□と第2
のMOSトランジスタQ2からカレントミラー回路を構
成し、その出力段の第3のMOSトランジスタQ3のゲ
ートが、第2のMOSトランジスタQ2に第2の信号電
流I2が供給される第2の信号端子T2に接続され、か
つそのドレインが負荷定電流源工りに接続されている点
は、第4図に示す従来例のものと同様でろるが、上記第
3のMOS トランジスタQ3 のゲートにアノードが
、そして該MO8トランジスタQ、のドレインにカソー
ドがそれぞれ接続されたクランピング用のダイオード素
子D1を設けたものでるる。なお、図中、同一符号は同
一または相当部分を示している。
本的な回路構成図である。この実施例の電流比較回路は
、同一極性を持つ第1のMOSトランジスタQ□と第2
のMOSトランジスタQ2からカレントミラー回路を構
成し、その出力段の第3のMOSトランジスタQ3のゲ
ートが、第2のMOSトランジスタQ2に第2の信号電
流I2が供給される第2の信号端子T2に接続され、か
つそのドレインが負荷定電流源工りに接続されている点
は、第4図に示す従来例のものと同様でろるが、上記第
3のMOS トランジスタQ3 のゲートにアノードが
、そして該MO8トランジスタQ、のドレインにカソー
ドがそれぞれ接続されたクランピング用のダイオード素
子D1を設けたものでるる。なお、図中、同一符号は同
一または相当部分を示している。
上記実施例の電流比較回路によると、第1の信号電流I
工と第2の信号電流I、とがI、>11の状態において
、第3のMOSトランジスタQ8のゲート電圧が上昇す
ると、このMOS トランジスタQ。
工と第2の信号電流I、とがI、>11の状態において
、第3のMOSトランジスタQ8のゲート電圧が上昇す
ると、このMOS トランジスタQ。
はオンし、出力端子T8の出力はrLJレベルとなる。
この状態で、第3のMOSトランジスタQ8のゲート電
圧は、そのMOSトランジスタQ8の飽和電圧をvaS
AT +ダイオード素子D0の順方向電圧降下をV。F
とすると、vaSAT + vop’以上には上昇しな
い。これにより上記ダイオードD1で構成される回路は
、第3のMOSトランジスタQ8がオンしはじめると働
くため、上記VBSAT + VDFは当該MO8トラ
ンジスタQ、の閾値電圧v3THにきわめて近い値とな
る。したがって、I、>I工の状態から11>I、にな
り、第3のMOSトランジスタQ8のゲート電圧がその
闇値電圧VIITHに到るまでの時間は大幅に短かくで
きる。これにより、上記した従来のものに比べて、電流
切替わり時の遅れ時間を短縮して応答速度を速めること
ができる。
圧は、そのMOSトランジスタQ8の飽和電圧をvaS
AT +ダイオード素子D0の順方向電圧降下をV。F
とすると、vaSAT + vop’以上には上昇しな
い。これにより上記ダイオードD1で構成される回路は
、第3のMOSトランジスタQ8がオンしはじめると働
くため、上記VBSAT + VDFは当該MO8トラ
ンジスタQ、の閾値電圧v3THにきわめて近い値とな
る。したがって、I、>I工の状態から11>I、にな
り、第3のMOSトランジスタQ8のゲート電圧がその
闇値電圧VIITHに到るまでの時間は大幅に短かくで
きる。これにより、上記した従来のものに比べて、電流
切替わり時の遅れ時間を短縮して応答速度を速めること
ができる。
第2図は本発明の他の実施例を示すもので、第1図との
異なる点は、第3のMOSトランジスタQaのゲート、
ドレイン間に挿入するダイオード素子として、ドレイン
およびゲートを共通にして上記MO8トランジスタQ8
のゲートに接続するとともに、ソースをそのMOSトラ
ンジスタQ8 のドレインに接続した該MO8トランジ
スタQ8 と同じ極性を持つダイオード構造のNチャネ
ルMOS トランジスタD、lを構成したものでるる。
異なる点は、第3のMOSトランジスタQaのゲート、
ドレイン間に挿入するダイオード素子として、ドレイン
およびゲートを共通にして上記MO8トランジスタQ8
のゲートに接続するとともに、ソースをそのMOSトラ
ンジスタQ8 のドレインに接続した該MO8トランジ
スタQ8 と同じ極性を持つダイオード構造のNチャネ
ルMOS トランジスタD、lを構成したものでるる。
この実施例においても第1図の実施例と同様の作用、効
果を奏することができる。
果を奏することができる。
第3図は本発明による電流比較回路をCMOSコンパレ
ータ回路に適用したときの具体的な回路構成図である。
ータ回路に適用したときの具体的な回路構成図である。
同図において、第1図ないし第2図と同等部分は同一符
号を示し、Q4.Q5は、コンパレータの入力信号端子
IN1 、 IN2に与えられる入力信号電圧差により
バイアス電流を第1.第2のMOSトランジスタQ l
+ Q 2に分配するPチャネルMO8トランジスタ、
IAは定電流源、0LTTは出力端子、VDDは旨電位
電源である。かかる構成のコンパレータ回路によれば、
上述した実施例と同様に、浮遊容量による遅れ時間をで
きるだけ少なくするため不必要に出力段の第3のMOS
トランジスタQ8のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
号を示し、Q4.Q5は、コンパレータの入力信号端子
IN1 、 IN2に与えられる入力信号電圧差により
バイアス電流を第1.第2のMOSトランジスタQ l
+ Q 2に分配するPチャネルMO8トランジスタ、
IAは定電流源、0LTTは出力端子、VDDは旨電位
電源である。かかる構成のコンパレータ回路によれば、
上述した実施例と同様に、浮遊容量による遅れ時間をで
きるだけ少なくするため不必要に出力段の第3のMOS
トランジスタQ8のゲート電圧が上昇しないように構成
されるので、その応答速度を非常に速めることができる
利点を奏する。
なお、上述の実施例では第11第2および第3のMOS
トランジスタがNチャネルの場合について示したが、本
発明はこれに限定されるものではカく、それらがPチャ
ネルの場合にはクランピング用のダイオード素子のカソ
ード、アノードをそれぞれ第3のPチャネルMO8トラ
ンジスタのゲートドレインに接続することにより、上記
実施例と同様の作用、効果が得られる。また、上記ダイ
オード素子としては、上記実施例のものに限らず、第3
のMOS トランジスタがPチャネルの場合、Pチャネ
ルMO8トランジスタのソースをアノードとし、それら
ドレインおよびゲートを共通に接続した電極側をカソー
ドとしたダイオード構造のものを使用することもできる
。
トランジスタがNチャネルの場合について示したが、本
発明はこれに限定されるものではカく、それらがPチャ
ネルの場合にはクランピング用のダイオード素子のカソ
ード、アノードをそれぞれ第3のPチャネルMO8トラ
ンジスタのゲートドレインに接続することにより、上記
実施例と同様の作用、効果が得られる。また、上記ダイ
オード素子としては、上記実施例のものに限らず、第3
のMOS トランジスタがPチャネルの場合、Pチャネ
ルMO8トランジスタのソースをアノードとし、それら
ドレインおよびゲートを共通に接続した電極側をカソー
ドとしたダイオード構造のものを使用することもできる
。
以上のように本発明の電流比較回路によれば、出力段の
MOSトランジスタのゲート、ドレイン間に順方向にク
ランピング用のダイオード素子を設け、浮遊容量による
遅れ時間を極力少なくするため不必要に上記MO8トラ
ンジスタのゲート電圧が上昇または下降しないようにし
たので、その電流切替わり時の遅れ時間を短かくして応
答速度を速めることができる効果がある。
MOSトランジスタのゲート、ドレイン間に順方向にク
ランピング用のダイオード素子を設け、浮遊容量による
遅れ時間を極力少なくするため不必要に上記MO8トラ
ンジスタのゲート電圧が上昇または下降しないようにし
たので、その電流切替わり時の遅れ時間を短かくして応
答速度を速めることができる効果がある。
第1図は本発明の一実施例を示す基本的な回路図、第2
図は本発明の他の実施例を示す第2図相当の回路図、第
3図は本発明をCMOSコンパレータ回路に適用したと
きの具体的な回路図、第4図は従来の一例を示す回路図
である。 T1・・・・第1の信号端子、T2・・・・第2の信号
端子、Ql ・・・・第1のMOSトランジスタ、Q
2 ・・・・第2のMOSトランジスタ、QB・・・
・第3のMOSトランジスタ、Dl ・・・・ダイオ
ード素子、D2 ・・・・ダイオード構造のNチャネ
ルMOSトランジスタ、T8 ・・・・出力端子。
図は本発明の他の実施例を示す第2図相当の回路図、第
3図は本発明をCMOSコンパレータ回路に適用したと
きの具体的な回路図、第4図は従来の一例を示す回路図
である。 T1・・・・第1の信号端子、T2・・・・第2の信号
端子、Ql ・・・・第1のMOSトランジスタ、Q
2 ・・・・第2のMOSトランジスタ、QB・・・
・第3のMOSトランジスタ、Dl ・・・・ダイオ
ード素子、D2 ・・・・ダイオード構造のNチャネ
ルMOSトランジスタ、T8 ・・・・出力端子。
Claims (2)
- (1)第1の信号電流が供給される第1の信号端子にド
レインとゲートが共通に接続された第1のMOSトラン
ジスタと、第2の信号電流が供給される第2の信号端子
にドレインが接続されかつ上記第1のMOSトランジス
タのゲートにゲートが接続された該第1のMOSトラン
ジスタと同一極性を有する第2のMOSトランジスタか
らなるカレントミラー回路と、上記第2の信号端子にゲ
ートが、ドレインが負荷にそれぞれ接続された第3のM
OSトランジスタと、上記第3のMOSトランジスタの
ゲートとドレインとの間に順方向に接続されたクランピ
ング用のダイオード素子とから構成し、上記第1、第2
および第3のMOSトランジスタのソースを共通に接続
して、上記第3のMOSトランジスタのコレクタ側より
出力を取り出すことを特徴とする電流比較回路。 - (2)ダイオード素子として、第3のMOSトランジス
タがNチヤネルの場合、NチヤネルMOSトランジスタ
のドレインおよびゲートを共通に接続した電極側をアノ
ードとするとともに、そのソースをカソードとし、ある
いは第3のMOSトランジスタがPチヤネルの場合、P
チヤネルMOSトランジスタのソースをアノードとする
とともに、それらドレインおよびゲートを共通に接続し
た電極側をカソードとしたダイオード構造のものを用い
ることを特徴とする特許請求の範囲第1項記載の電流比
較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61003752A JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62162972A true JPS62162972A (ja) | 1987-07-18 |
JPH063468B2 JPH063468B2 (ja) | 1994-01-12 |
Family
ID=11565923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61003752A Expired - Lifetime JPH063468B2 (ja) | 1986-01-10 | 1986-01-10 | 電流比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH063468B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01232807A (ja) * | 1988-03-14 | 1989-09-18 | Canon Inc | 電流比較回路 |
JP2003198341A (ja) * | 2001-12-27 | 2003-07-11 | Fuji Electric Co Ltd | 電流増幅型コンパレータ |
CN110190852A (zh) * | 2019-06-12 | 2019-08-30 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
-
1986
- 1986-01-10 JP JP61003752A patent/JPH063468B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01232807A (ja) * | 1988-03-14 | 1989-09-18 | Canon Inc | 電流比較回路 |
JP2003198341A (ja) * | 2001-12-27 | 2003-07-11 | Fuji Electric Co Ltd | 電流増幅型コンパレータ |
CN110190852A (zh) * | 2019-06-12 | 2019-08-30 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
Also Published As
Publication number | Publication date |
---|---|
JPH063468B2 (ja) | 1994-01-12 |
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Legal Events
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