JPS6338250A - Ｃｍｏｓ論理回路 - Google Patents

Ｃｍｏｓ論理回路

Info

Publication number
JPS6338250A
JPS6338250A JP61183612A JP18361286A JPS6338250A JP S6338250 A JPS6338250 A JP S6338250A JP 61183612 A JP61183612 A JP 61183612A JP 18361286 A JP18361286 A JP 18361286A JP S6338250 A JPS6338250 A JP S6338250A
Authority
JP
Japan
Prior art keywords
drain
channel mosfet
gate
source
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61183612A
Other languages
English (en)
Inventor
Saikichi Sekido
関戸　才吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61183612A priority Critical patent/JPS6338250A/ja
Publication of JPS6338250A publication Critical patent/JPS6338250A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ論理回路に関する。
〔従来の技術〕
従来、この種の論理回路は０ＭＯ８型インバータを二段
に接続し、前段のインバータの出力信号ヲ彼段のインバ
ータの入力信号とし、後段のインバータで使用するトラ
ンジスタの電流容量によってバッフ了として必要な電流
容量を得ていた。
〔発明が解決しようとする問題点〕
このような従来のＣＭＯＳ論理回路では、出力の遷移状
態においてＰチャンネル、Ｎチャンネル両方のＭＯＳＦ
ＥＴがオン状態となるため、短絡電流が流れる。これは
、後段のインバータに電流容量の大きなトランジスタを
使用したときに問題となシ、電力消費蓋が多くなったり
急激な電源に対する影響から他の回路の誤動作を招く恐
れが生じるという問題点がある。
〔問題点を解決するための手段〕
本発明のＣＭＯＳ論理回路は、ソース、ゲート。
ドレインをそれぞれ電源、入力端子、抵抗素子に接続し
たＰチャンネルＭＯＳＦＥＴと、ドレイ／。
ゲート、ソースをそれぞれ上記抵抗素子の他端、上記入
力端子、アースに接続したＮチャンネルＭＯ８Ｆ”ＥＴ
と、ソース、ゲート、ドレインをそれぞれ上記電源、上
記ＰチャンネルＭＯＳＦＥＴのドレイン、出力端子に接
続したＰチャンネルＭＯＳＦＥＴと、ドレイン、ゲート
、ソースをそれぞれ上記出力端子、上記ＮチャンネルＭ
ＯＳＦＥＴのドレイン、アースに接続したＮチャンネル
ＭＯＳＦＥＴとを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
ＰチャンネルＭＯＳＦＥＴ　１のソースは電源ＶＤＤと
接続し、ゲートは入力端子ＩＮと接続し、ドレインは抵
抗素子２と接続する。抵抗素子２の他端はへチャンネル
ＭＯＳＦＥＴ３のドレインと接続する。
ＮチャンネルＭＯＳＦＥＴ　３のゲートは入力端子ＩＮ
と接続し、ソースは接地する。ＰチャンネルＭＯＳＦＥ
Ｔ４のソースは電源ＶＤＤと接続し、ゲートはＰチャン
ネルＭＯＳＦＥＴ　１のドレインと接続し、ドレインは
出力端子ＯＵ　ＴとへチャンネルＭＯＳＦＥＴ　５のド
レインとに接続する。ＮチャンネルＭＯＳＦＥＴ　ｓの
ゲートはへチャンネルＭＯＳＦＥＴ３のドレインと接続
し、ソースは接地する。
次に第２図の波形図を参照しながら動作を説明する。
入力電圧ｖ１が低レベルのときは、ＰチャンネルＭＯＳ
ＦＥＴ　１はオン状態、ＮチャンネルＭＯ８ＰＥＴ　３
はオフ状態であシ、ＰチャンネルＭＯＳＦＥＴ　１のド
レインと抵抗素子２とＰチャンネルＭＯＳＦＥＴ４のゲ
ートとの接続点の電圧Ｖｐ、およびＮチャンネルＭＯＳ
ＦＥＴ３のドレインと抵抗素子２とＮチャンネルＭＯＳ
ＦＥＴ　５のゲートとの接続点の電圧ＶＮはともに高レ
ベルとなる。従ってＰチャンネルＭＯ８ＦＢＴ４はオフ
状態、ＮチャンネルＭＯＳＦＥＴ５はオン状態となシ、
出力電圧■０は低レベルとなる。
ここで、入力電圧ＶＩｉ上げていくとＰチャンネルＭＯ
ＳＦＥＴ１がオン状態からオフ状態に遷移するとともに
へチャンネルＭＯＳＦＥＴ３はオフ状態からオン状態に
遷移する。このとき回路素子１゜２．３に流れる電流■
１は第２図に示すように遷移の途中で流れだし、完了と
ともに止まる。電圧ＶｐとＶＮは抵抗素子２と電流■１
とによる電位差をとシながら高レベルから低レベルへ遷
移する。
このとき、ＰチャンネルＭＯＳＦＥＴ４はオフ状態から
オン状態に遷移するとともにＮチャンネルＭＯＳＦＥＴ
５はオン状態からオフ状態に遷移するが、電圧ＶｐとＶ
Ｎとの電位差のために時間差が生じ、ＮチャンネルＭＯ
ＳＦＥＴ　５がオフ状態となってからＰチャンネルＭＯ
ＳＦＥＴ　４がオン状態となる。このため５回路素子４
，５に流れる電流Ｉ２は非常に微少である。そして、出
力電圧ｖＯが低レベルカラ高レベルへ遷移スる。
次に入力電圧■Ｘヲ下げていくとＰチャンネルＭＯＳＦ
ＥＴ　１がオフ状態からオン状態へ、ＮチャンネルＭＯ
ＳＦＥＴ３がオン状態からオフ状態へ遷移するとともに
電流１１が流れる。電圧ＶｐとＶＮとは低レベルから高
レベルへ遷移するがこの電位差のため、今度はＰチャン
ネルＭＯＳＦＥＴ４がオフ状態となってからＮチャンネ
ルＭＯＳＦＥＴ５がオン状態となる。このため、電流■
２は、前と同様に非常に微少である。そして出力電圧Ｖ
Ｏが高レベルカラ低レベルへ遷移スル。
なお、抵抗素子２の実現手段としてポリシリコンなどの
高抵抗配線材料、拡散抵抗、デイプリージョン型ＭＯＳ
ＦＥＴなどを使用することができる。
〔発明の効果〕
以上説明したように本発明は、二段のインバータを接続
して構成されるＣＭＱＳ論理回路の稜段のインバータに
流れる短絡電流を減少させるような構成とすることによ
シ、電力消費を減少させ、また、電源変動による誤動作
を防ぐ効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の動作を示す波形図である。

Claims (1)

    【特許請求の範囲】
  1. 二段のＣＭＯＳインバータによって構成されるＣＭＯＳ
    論理回路において、前段のＰチャンネルＭＯＳＦＥＴの
    ドレインとＮチャンネルＭＯＳＦＥＴのドレインとを抵
    抗素子を介して接続し、該抵抗素子の両端を後段のＰチ
    ャンネルＭＯＳＦＥＴのゲートとＮチャンネルＭＯＳＦ
    ＥＴのゲートとにそれぞれ接続することを特徴とするＣ
    ＭＯＳ論理回路。
JP61183612A 1986-08-04 1986-08-04 Ｃｍｏｓ論理回路 Pending JPS6338250A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61183612A JPS6338250A (ja) 1986-08-04 1986-08-04 Ｃｍｏｓ論理回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61183612A JPS6338250A (ja) 1986-08-04 1986-08-04 Ｃｍｏｓ論理回路

Publications (1)

Publication Number Publication Date
JPS6338250A true JPS6338250A (ja) 1988-02-18

Family

ID=16138835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61183612A Pending JPS6338250A (ja) 1986-08-04 1986-08-04 Ｃｍｏｓ論理回路

Country Status (1)

Country Link
JP (1) JPS6338250A (ja)

Similar Documents

Publication Publication Date Title
JP2616142B2 (ja) 出力回路
KR930015345A (ko) 상보 입력 버퍼가 있는 집적 회로
US4346310A (en) Voltage booster circuit
JP2567179B2 (ja) レベル変換回路
JPH0817037B2 (ja) スタティックｒａｍの出力回路
JPH0677804A (ja) 出力回路
JPH0685497B2 (ja) 半導体集積回路
JPH04269011A (ja) レベルシフト回路
JP3052433B2 (ja) レベルシフト回路
JPS6338250A (ja) Ｃｍｏｓ論理回路
JPH02252315A (ja) 半導体集積回路用入力バッファ回路
JPS61214817A (ja) Ｃｍｏｓ集積回路
JP2544796B2 (ja) 半導体集積回路装置の入力回路
JP2541289B2 (ja) 出力回路
JPH0344692B2 (ja)
JPS594890B2 (ja) デイジタル回路
JPH0385918A (ja) 大電流・高速ドライバ回路
JPS62222713A (ja) 遅延用ｃｍｏｓインバ−タ回路
KR940000252Y1 (ko) 씨모스 낸드게이트
JPS6025323A (ja) 半導体集積回路
JP2550942B2 (ja) Ｃｍｏｓ型論理集積回路
JPH03248619A (ja) 半導体出力回路
KR100281146B1 (ko) 씨모스 낸드회로
JPS61162895A (ja) センスアンプ回路
JPS5922443A (ja) 半導体入力バツフア装置