KR100281146B1

KR100281146B1 - 씨모스 낸드회로

Info

Publication number: KR100281146B1
Application number: KR1019970077104A
Authority: KR
Inventors: 탁신제
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2001-02-01
Also published as: KR19990057063A

Abstract

본 발명은 전원전압단쪽에서 접지전압단쪽으로 흐르는 숏 커런트를 감소시켜 소자의 신뢰성을 향상시키기 위한 씨모스(CMOS)낸드회로를 제공하기 위한 것으로써, 공통 드레인을 가지며 소오스는 전원전압단에 연결되고, 제1입력신호와 제2입력신호에 의해 동작상태가 결정되는 제1, 제2피모스 트랜지스터와, 상기 제1, 제2피모스 트랜지스터의 드레인에 소오스가 연결되고, 상기 제1입력신호에 의해 동작상태가 결정되는 제1앤모스 트랜지스터와, 상기 제1앤모스 트랜지스터와 직렬로 연결되고, 소오스가 접지전압단에 연결되는 제2앤모스 트랜지스터와, 상기 제1입력신호가 게이트에 인가되어 제2입력신호를 상기 제2앤모스 트랜지스터의 게이트로 전달하는 제3앤모스 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.

Description

씨모스 낸드회로

본 발명은 반도체장치에 관한 것으로써 특히, CMOS낸드회로에서 피모스 트랜지스터와 앤모스 트랜지스터가 동시에 턴-온되어 발생하는 숏 커런트를 줄이는데 적당한 씨모스(CMOS)낸드회로에 관한 것이다.

이하, 종래기술에 따른 CMOS낸드회로를 첨부된 도면을 참조하여 설명하기로 한다.

제1도는 종래 CMOS낸드회로의 구성도이다.

소오스가 전원전압단(Vcc)에 연결되고, 게이트 입력전압에 따라 온/오프되는 제1피모스 트랜지스터(11)와, 상기 제1피모스 트랜지스터(11)와 대칭적으로 형성된 제2피모스 트랜지스터(12)와, 상기 제1피모스 트랜지스터(11)의 드레인에 소오스가 연결되고, 상기 제1피모스 트랜지스터(11)의 게이트 입력전압에 따라 온/오프가 결정되는 제1앤모스 트랜지스터(13)와, 소오스가 접지전압단(Vss)에 연결되고, 드레인은 상기 제1앤모스 트랜지스터(13)의 드레인에 연결되어 상기 제2피모스 트랜지스터(12)의 게이트 입력전압에 따라 온/오프가 결정되는 제2앤모스 트랜지스터(14)로 구성된다.

여기서, 상기 제1피모스 트랜지스터(11)와 제1앤모스 트랜지스터(13)의 게이트는 공통으로 연결되고, 상기 제2피모스 트랜지스터(12)와 제2앤모스 트랜지스터(14)의 게이트도 공통으로 연결된다.

이와같이 구성된 종래 CMOS트랜지스터의 동작설명은 다음과 같다.

제1도에 도시한 바와같이, 제1피모스 트랜지스터(11)의 게이트 입력전압과 제2피모스 트랜지스터(12)의 게이트 입력전압이 모두 하이(5V)이면, 상기 제1, 제2피모스 트랜지스터(12)는 오프(OFF)상태가 되고, 제1, 제2앤모스 트랜지스터(12,14)는 온(ON)상태가 된다.

따라서, 접지전압이 제2, 제1앤모스 트랜지스터(14,13)를 통해 출력단으로 인가된다.

만일, 상기 제1, 제2피모스 트랜지스터(11,12)의 게이트 입력전압이 모두 로우(OV)이면, 제1, 제2피모스 트랜지스터(11,12)는 온(ON)상태가 되고, 제1, 제2앤모스 트랜지스터(14)는 모두 오프(OFF)상태가 된다.

따라서, 전원전압이 제1 제2피모스 트랜지스터(11,12)를 통해 출력단으로 인가된다.

결과적으로 두 입력이 모두 “하이”이면, 출력은 “로우”가 되고 두 입력이 모두“로우”이면 출력은 “하이”가 된다.

그리고, 상기 제1피모스 트랜지스터(11)의 게이트 입력전압과 제2피모스 트랜지스터(12)의 게이트 입력전압중 적어도 하나가 “하이”이면, 출력은 항상 “하이”가 된다.

이와같이, 두 게이트 입력전압이 모두 “하이”일 때만, 출력이 “로우”가 되는 CMOS낸드회로가 구현된다.

그러나 상기와 같은 종래 CMOS낸드회로는 다음과 같은 문제점이 있었다.

제1피모스 트랜지스터의 게이트와 제1앤모스 트랜지스터의 게이트가 서로 연결되어 있고, 제2피모스 트랜지스터의 게이트와 제 2 앤모스 트랜지스터의 게이트가 서로 연결되어 있기 때문에 각 트랜지스터의 게이트에 전압이 인가될 경우, 상기 각 트랜지스터들이 동시에 온상태가 되는 임의의 순간에는 전원전압단에서 접지전압단쪽으로 숏 커런트(short current)가 흐르게 되어 소자의 신뢰성을 저하시킨다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 모든 트랜지스터들이 동시에 온되는 시간을 최소화하여 전윈전압단쪽에서 접지전압단쪽으로 숏 커런트의 흐름을 최소화하는데 적당한 씨모스(CMOS)낸드회로를 제공하는데 그 목적이 있다.

제1도는 종래기술에 따른 CMOS낸드회로의 구성도.

제2도는 본 발명의 CMOS낸드회로의 구성도.

제3(a)도 내지 제3(b)도는 종래 CMOS낸드회로에 따른 시뮬레이션값과 본 발명의 CMOS낸드회로에 따른 시뮬레이션값을 비교하여 나타낸 도면.

제4(a)도 내지 제4(b)도는 제3(a)도 및 제3(b)도에 대한 부분적 확대도.

* 도면의 주요부분에 대한 부호의 설명

11,12 : 제1, 제2피모스 트랜지스터 13,14 : 제1, 제2앤모스 트랜지스터

15 : 제3앤모스 트랜지스터

상기의 목적을 달성하기 위한 본 발명의 CMOS낸드회로는 공통 드레인을 가지며 소오스는 전원전압단에 연결되고, 제1입력신호와 제2입력신호에 의해 동작상태가 결정되는 제1, 제2피모스 트랜지스터와, 상기 제1, 제2피모스 트랜지스터의 드레인에 소오스가 연결되고, 상기 제1입력신호에 의해 동작상태가 결정되는 제1앤모스 트랜지스터와, 상기 제1앤모스 트랜지스터와 직렬로 연결되고, 소오스가 접지전압단에 연결되는 제1앤모스 트랜지스터와, 상기 제1입력신호가 게이트에 인가되어 제2입력신호를 상기 제2앤모스 트랜지스터의 게이트로 전달하는 제3앤모스 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명에 따른 CMOS낸드회로를 첨부된 도면을 참조하여 설명하기로 한다.

제2도는 본 발명에 따른 CMOS낸드회로의 구성도이다.

제2도에 도시한 바와같이, 본 발명의 CMOS낸드회로는 소오스가 전원전압단에 공통접속되어 각각 제1입력신호와 제2입력신호에 의해 동작상태가 결정되는 제1, 제2피모스 트랜지스터(11,12)와, 소오스가 상기 제1, 제2피모스 트랜지스터(11,12)의 드레인에 접속되고 상기 제1입력신호에 의해 동작상태가 결정되는 제1앤모스 트랜지스터(13)와, 드레인이 상기 제1앤모스 트랜지스터(13)의 드레인에 연결되고, 소오스는 접지전압단에 연결되는 제2앤모스 트랜지스터(14)와, 상기 제1입력신호에 따라 상기 제2입력신호를 제2앤모스 트랜지스터(14)의 게이트로 전달하는 제3앤모스 트랜지스터(15)를 포함하여 구성된다.

이와같이 구성된 본 발명의 CMOS낸드회로의 동작을 설명하면 다음과 같다.

제2도에 도시한 바와같이, 먼저 제1, 제2입력신호가 모두 로우(OV)이면, 상기 제1, 제2피모스 트랜지스터(11,12)만이 턴-온되고, 나머지 앤모스 트랜지스터들은 모두 오프상태가 된다.

따라서, 출력은 상기 제1 제2피모스 트랜지스터(11,12)를 통해 전원전압이 인가된다.

이어, 제1입력신호는 로우(OV)이고, 제2입력신호는 하이(5V)일 경우에는 상기 제1피모스 트랜지스터(11)만이 턴-온상태가 되고, 나머지 제1, 제2, 제3앤모스 트랜지스터(13,14,15) 및 제2피모스 트랜지스터(12)는 오프상태가 된다.

따라서, 출력단에는 상기 제1피모스 트랜지스터(11)를 통해 전원전압이 인가된다.

이어, 제1입력신호가 하이(5V)이고, 제2입력신호가 로우(OV)일 경우에는 상기 제2피모스 트랜지스터(12), 제1앤모스 트랜지스터(13), 그리고 제3앤모스 트랜지스터(15)는 턴-온되고, 제1피모스 트랜지스터(11)와 제2앤모스 트랜지스터(14)는 오프상태가 된다.

여기서, 상기 제3앤모스 트랜지스터(15)가 턴-온됨에 따라 로우전압인 제2입력신호가 제2앤모스 트랜지스터(14)의 게이트에 인가되므로 상기 제2앤모스 트랜지스터(14)는 오프상태가 된다.

따라서, 출력단에는 제2피모스 트랜지스터(14)를 통해 전원전압이 인가된다.

그리고, 제1, 제2입력신호가 모두 하이(5V)일 경우에는 상기 제1, 제2피모스 트랜지스터(11,12)는 오프상태가 되고, 상기 제1, 제2, 제3앤모스 트랜지스터(13,14,15)는 온상태가 된다.

따라서, 접지전압이 제2앤모스 트랜지스터(14)와 제1앤모스 트랜지스터(13)를 통해 출력단에 인가된다.

이와같은 본 발명에 의하면, 상기 제2앤모스 트랜지스터(14)를 턴-온시키기 위해서는 상기 제1입력신호가 최소한 2V_T이상이 되어야 한다.

결과적으로 제1입력신호에 의해 동작하는 제3앤모스 트랜지스터(15)를 상기 제2앤모스 트랜지스터(14)의 게이트전단에 구성함으로써, 상기 제1, 제2피모스 트랜지스터(11,12)들과 제1, 제2앤모스 트랜지스터(13,14)들과의 V_T편차가 생기게 되고, 이로인해 상기 피모스 트랜지스터들과 앤모스 트랜지스터들이 동시에 턴-온되는 시간이 최소화된다.

이와같은 본 발명의 CMOS낸드회로에 대한 시뮬레이션 결과값을 종래와 비교하여 그래프로 도시하면 제3도와 같다.

제3(a)도는 종래기술에 따른 CMOS낸드회로에 있어서, 접지전압단과 연결되는 제2앤모스 트랜지스터를 통해 흐르는 전류이고, 제3(b)도는 본 발명의 CMOS낸드회로를 이용할 경우, 제2앤모스 트랜지스터를 통해 흐르는 전류를 나타낸 것이다.

여기서, 실선은 제1입력신호, 점선은 제1입력신호, 그리고 1점 쇄선은 출력 신호이다.

제3(a)도와 비교하여 제3(b)도에서 알 수 있는 것은 숏 커런트(short current)가 대략 14%정도 감소되었음을 알 수 있다.

한편, 제4(a)도는 제3(a)도의 특정부분을 확대한 것이고, 제4(b)도는 제3(b)도의 특정부분을 확대하여 나타낸 것으로써, 응답시간은 종래와 차이가 거의 없지만 전류는 감소하였음을 알 수 있다.

이상 상술한 바와같이, 본 발명의 CMOS낸드회로는 피모스 트랜지스터와 앤모스 트랜지스터가 동시에 턴-온되는 시간을 최대한 단축하여 전원전압단으로부터 접지전압단으로 흐르는 숏 커런트를 최소화하여 소자의 신뢰성을 향상시키는 효과가 있다.

Claims

공통 드레인을 가지며 소오스는 전원전압단에 연결되고, 제1입력신호와 제2입력신호에 의해 동작상태가 결정되는 제1, 제2피모스 트랜지스터와, 상기 제1, 제2피모스 트랜지스터의 드레인에 소오스가 연결되고, 상기 제1입력신호에 의해 동작상태가 결정되는 제1앤모스 트랜지스터와, 상기 제1앤모스 트랜지스터와 직렬로 연결되고, 소오스가 접지전압단에 연결되는 제2앤모스 트랜지스터와, 상기 제1입력신호가 게이트에 인가되어 제2입력신호를 상기 제2앤모스 트랜지스터의 게이트로 전달하는 제3앤모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 씨모스(CMOS)낸드회로.
제1항에 있어서, 상기 제1, 제2입력신호가 모두 “하이(5V)”일 때만 출력은 “로우”인 것을 특징으로 하는 씨모스(CMOS)낸드회로.