KR940005690B1 - 전류미러 센스증폭기 - Google Patents
전류미러 센스증폭기 Download PDFInfo
- Publication number
- KR940005690B1 KR940005690B1 KR1019910018483A KR910018483A KR940005690B1 KR 940005690 B1 KR940005690 B1 KR 940005690B1 KR 1019910018483 A KR1019910018483 A KR 1019910018483A KR 910018483 A KR910018483 A KR 910018483A KR 940005690 B1 KR940005690 B1 KR 940005690B1
- Authority
- KR
- South Korea
- Prior art keywords
- sense
- sense amplifier
- mosfet
- current mirror
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 전류미러 센스증폭기의 회로도.
제 2 도는 제 1 도 및 제 3 도의 동작설명을 위한 파형도.
제 3 도는 본 발명에 따른 전류미러 센스증폭기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 1 센스부 20 : 제 2 센스부
본 발명은 전류미러 센스증폭기(Current mirror Sense Amplifier)에 관한 것으로 특히 소비전류를 감소시키면 안정된 동작을 할 수 있는 전류미러 센스증폭기에 관한 것이다.
일반적으로 사용되어 지는 전류미러 센스증폭기가 제 1 도에 도시되는데 BIT선 및 BITB선에 제 2 도의 BIT, BITB와 같은 입력이 인가되면, MOSFET N1, N4보다 N2, N3가 상대적으로 낮은 게이트의 전압을 가지게 된다. 이때 SAE 신호(전류미러 센스증폭기를 인에이블시키는 신호)에 의해 MOSFET N5, N6이 ON상태이면, 이 전류미러 센스증폭기는 동작을 하게 된다. 여기서 MOSFET N1이 N2에 비해 ON상태가 강하므로 MOSFET P1, P2는 N2에 의해 적당한 LOW 상태가 자신의 게이트 단자에 전달되지 못하여 off 상태가 되무로 DBB출력 상태는 비교적 ON상태인 MOSFET N1에 의해 적당한 LOW 상태가 된다. 한편 MOSFET N4는 N3에 비해 ON상태가 강하므로 MOSFET P3, P4의 각게이트 단자에 적당한 LOW 상태가 전달되어 MOSFET P3, P4가 ON 상태가 된다. 그러므로 출력 DB에 HIGH 상태를 전달해주고, MOSFET N3는 비교적 OFF 상태가 되어 MOSFET P3에 의한 HIGH 상태를 접지로 전달해 주지못해 DB 출력은 HIGH 상태가 유지된다. 그러나 이러한 전류 미러센스 증폭기는 PMOS 혹은 NMOSFET가 완전히 OFF 또는 ON 상태가 되는 것이 아니고(N5, N6제외) 상태적으로 ON 또는 OFF 상태이므로 MOSFET P1, N1을 통한 전류의 흐름과 MOSFET P2, N2 또는 P3, N3와 P4, N4의 전류의 흐름을 완전히 차단시킬 수 없으므로 SAE 신호가 HIGH 상태에서는 항상, 소비전류가 흐르는데, 특히 센스증폭기의 출력이 HIGH 상태에서는 전류의 소비가 더 크게 된다.
따라서 본 발명은 전류미러 센스증폭기의 출력신호를 입력으로 하는 MOSFET를 구비하여 서로 이웃하는 전류의 통로를 제어되도록 하므로서 상기한 단점이 해소될 수 있는 전류미러 센스증폭기를 제공하는데 그 목적이 있다.
본 발명의 전류미러 센스증폭기는 BIT선 및 BITB선으로부터 각기 접속되어 DBB 및 DB 출력을 생성하는 제1 및 제 2 센스부(10 및 20)와, 상기 제1 및 제 2 센스부(10 및 20)의 각 공통접속점(K1 및 K2)과 접지간에 각각 접속되며 그의 각게이트 단자는 서로 접속된 채로 센스증폭기 인에이블신호 SAE를 공급받는 MOSFET N5 및 N6로 구성되는 전류미퍼 센스증폭기에서, 상기 제 1 센스부(10) 및 상기 MOSFET N5간에 접속되되 그의 게이트 단자는 상기 제 2 센스부(20)의 DB 출력을 입력으로 하는 MOSFET N13과, 상기 제 2 센스부(20) 및 상기 MOSFET N6간에 접속되되 그의 게이트 단자를 상기 제 1 센스부(10)의 DBB 출력을 입력으로 하는 MOSFET N14를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1 도에 관하여는 서두에서 설명하였으므로 중복설명을 피하기 위해 생략하기로 한다.
제 3 도는 본 발명에 따른 전류미러 센스증폭기의 회로도로서, 제 1 센스부(10)의 공통접속점 K1으로부터 접속된 MOSFET N13은 MOSFET N5를 경유해 접지되고, 제 2 센스부(20)의 공통접속점 K2로부터 접속된 MOSFET N14는 MOSFET N6를 경유해 접지되는데 상기 MOSFET N5 및 N6의 게이트 단자는 서로 접속된채로 센스증폭기 인에이블 신호 SAE(제 2 도에 도시됨)를 공급받도록 접속된다. 또한, 상기 MOSFET N13의 게이트 단자는 상기 제 2 센스부(20)의 접속점 K4에 접속된 채로 출력 DB에 연결되고, 상기 MOSFET N14는 상기 제 1 센스증폭기(10)의 K3 접점에 연결된 채로 출력 DBB에 연결구성되는데 BIT선은 상기 제 1 센스부(10)의 MOSFET N1의 게이트 단자 및 제 2 센스부(20)의 MOSFET N4의 게이트 단자에 접속되고 BITB선은 상기 제 1 센스부(10)의 MOSFET N2 및 상기 제 2 센스부(20)의 MOSFET N3의 게이트 단자에 접속구성된다.
상기와 같이 구성된 본 발명의 동작을 제 2 도를 참조하여 설명하면 다음과 같다.
제 2 도의 BIT, BITB와 같은 입력이 전달되면, MOSFET N1, N4는 N2, N3보다 상대적으로 ON 상태가 강하게 되는데 이때 제 2 도의 SAE에 의해 MOSFET N5, N6가 ON 상태가 되면, 이 센스증폭기는 동작을 하게 되어 MOSFET N13과 N14는 제1 및 제 2 센스부(10 및 20) 출력에 따라 적당히 ON 상태가 유지된다.
여기서 MOSFET N1이 N2에 비해 상대적으로 ON 상태이므로 MOSFET P1, P2는 MOSFET N2를 통해 적절한 LOW 상태를 인가받지 못하게 되고, MOSFET N1은 비교적 ON 상태가 되어 DBB는 LOW 상태가 된다.
마찬가지로 MOSFET N4는 N3에 비해 상대적으로 ON상태이므로 MOSFET P3, P4는 각게이트 단자에 MOSFET N4를 통해 적절한 LOW 상태가 인가되어 MOSFET P3, P4가 ON 상태가 되므로 DB 상태는 HIGH 상태가 된다.
상기 두개의 센스부(10 및 20)의 출력(DB, DBB)이 서로 상대방 센스부의 NMOSFET를 제어하게 되는데 먼저 MOSFET N14는 DBB가 LOW 상태이므로 N14의 게이트 단자 전압이 LOW가 되어 N14는 OFF상태가 되어 제 2 센스부(20)의 전류통로를 막아주어 DB가 계속 HIGH 상태를 유지하게 한다.
또 MOSFET N13은 DB가 HIGH 상태이므로 N13의 게이트 단자 전압이 HIGH가 되어 N13은 ON 상태가 되어 DBB가 LOW 상태가 되도록 하여 준다.
제4a 내지 제4f도는 종래기술과 본 발명의 특성등을 비교한 것이다.
제4a도는 소비전류를 비교한 것인데 센스증폭기의 각 입력의 크기에 따라 종래기술에 비해 본 발명의 50%~43% 정도 소비전류가 적다.
제4f도는 제4a도와 같은 입력조건에서 본 발명의 센스증폭기의 출력 지연시간이 2ns 정도 빠르거나 같음을 보여주고 있다.
제4b도는 공통모드 입력의 변화에 따른 출력이득을 나타낸 것인데 보통 사용되어지는 2.5V~4V 사이에서 본 발명의 8%~76% 정도 이득이 큼을 알수 있다.
제4c도는 VCC의 변화에 따른 센스증폭기의 출력 이득인데 본 발명이 VCC의 변화에 따라 안정된 이득을 가짐을 보여준다.
제4d도는 센스증폭기의 입력의 변화에 다른 센스증폭기의 출력의 대응을 본 것인데 본 발명이 종래기술보다 변화에 대한 대응이 2ns 정도 느리지만 이득이 큼을 알 수 있다.
제4e도는 센스증폭기의 공통모드 입력에 따른 센스증폭기의 출력전압인데 본 발명이 입력에 대한 센스증폭기의 출력전압이 안정됨을 보여준다.
상술한 바와같이 본 발명에 의하여 센스증폭기의 소비전류를 종래보다 50% 정도 감소시키면서 안정된 이득을 얻을 수 있어 저전력 메모리 소자를 구성할 수 있는 탁월한 효과가 있다.
Claims (1)
- BIT선 및 BITB선으로부터 각기 접속디며 DBB 및 DB 출력을 생성하는 제1 및 제 2 센스부(10 및 20)와, 상기 제1 및 제 2 센스부(10 및 20)의 각 공통접속점(K1 및 K2)과 접지간에 각기 접속되며 그의 각 게이트 단자는 서로 접속된 채로 센스증폭기 인에이블신호 SAE를 공급받는 MOSFET N5 및 N6로 구성되는 전류미러 센스증폭기에 있어서, 상기 제 1 센스부(10)의 공통접속점(K1) 및 상기 MOSFET N5간에 접속되되 그의 게이트 단자는 상기 제 2 센스부(20)의 DB 출력을 입력으로 하는 MOSFET N13과, 상기 제 2 센스부(20)의 공통접속점(42) 및 상기 MOSFET N6간에 접속되되 그의 게이트 단자는 상기 제 1 센스부(10)의 DBB 출력을 입력으로 하는 MOSFET N14를 포함하는 것을 특징으로 하는 전류미러 센스증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018483A KR940005690B1 (ko) | 1991-10-19 | 1991-10-19 | 전류미러 센스증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018483A KR940005690B1 (ko) | 1991-10-19 | 1991-10-19 | 전류미러 센스증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930008855A KR930008855A (ko) | 1993-05-22 |
| KR940005690B1 true KR940005690B1 (ko) | 1994-06-22 |
Family
ID=19321545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910018483A KR940005690B1 (ko) | 1991-10-19 | 1991-10-19 | 전류미러 센스증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005690B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100777348B1 (ko) | 2006-07-11 | 2007-11-20 | 삼성전자주식회사 | 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법 |
-
1991
- 1991-10-19 KR KR1019910018483A patent/KR940005690B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930008855A (ko) | 1993-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4680487A (en) | Input/output port including auxiliary low-power transistors | |
| US5537066A (en) | Flip-flop type amplifier circuit | |
| KR100190763B1 (ko) | 차동 증폭기 | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US4988894A (en) | Power supply switching circuit | |
| KR960038997A (ko) | 반도체 메모리장치의 전류센스앰프회로 | |
| US6028458A (en) | Differential amplifier with input signal determined standby state | |
| KR940005690B1 (ko) | 전류미러 센스증폭기 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| KR100223849B1 (ko) | 반도체 메모리장치 | |
| JP3927312B2 (ja) | 入力増幅器 | |
| JPH04260225A (ja) | 半導体集積回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| EP0753858A3 (en) | Current amplifier and data bus circuit | |
| JP2001060832A (ja) | 差動増幅器 | |
| JPH06268456A (ja) | 差動増幅器 | |
| JP3570897B2 (ja) | ドライバ回路 | |
| KR20030000843A (ko) | 센스 앰프의 이중 전원공급회로 | |
| KR930008315B1 (ko) | 센스 증폭기 | |
| KR100298436B1 (ko) | 데이터출력버퍼 | |
| KR100281146B1 (ko) | 씨모스 낸드회로 | |
| US6404238B1 (en) | Ratio logic gate with a current mirror | |
| KR100413594B1 (ko) | 출력 버퍼회로 | |
| KR200291192Y1 (ko) | 반도체장치의 저전력 인버터회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |