KR20030000843A

KR20030000843A - 센스 앰프의 이중 전원공급회로

Info

Publication number: KR20030000843A
Application number: KR1020010036997A
Authority: KR
Inventors: 김태경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2003-01-06
Also published as: KR100762866B1

Abstract

본 발명은 센스 앰프의 이중 전원공급회로에 관한 것으로, 특히 부트스트랩 소자를 이용하여 센스 앰프부의 전원 전압 공급을 고전압에서 정상 동작 전압으로 단계적으로 공급할 수 있는 센스 앰프의 이중 전원공급회로에 관한 것이다.

이를 위한 본 발명의 센스 앰프의 이중 전원공급회로는, 반도체 메모리 장치의 센스앰프의 전원공급회로에 있어서, 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호를 수신하여 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 제2 펄스 신호를 발생하는 전원공급 조절부와, 센스 앰프 인에이블 신호에 의해 수신된 데이타 신호를 센싱하는 센스 앰프부와, 상기 제2 펄스 신호와 상기 센스 앰프 인에이블 신호를 수신하여, 상기 센스 앰프부가 동작하기 전에 부트스트랩핑에 의해 고전압(Vpp)과 기저 전압(Vbb)을 각각 발생하고, 상기 센스 앰프부이 동작시 상기 센스 앰프부의 전원으로 공급하는 전원 공급부를 포함하는 센스 앰프의 이중 전원공급회로를 제공하는 것을 특징으로 한다.

Description

센스 앰프의 이중 전원공급회로{DUAL POWER SUPPLY CIRCUIT FOR SENSE AMPLIFIER}

본 발명은 센스 앰프의 이중 전원공급회로에 관한 것으로, 보다 구체적으로는 센스 앰프의 동작시 전원 전압(Vcc)과 접지전압(Vss)쪽 전원(POWER)을 각각 고전압(Vpp)과 기저전압(Vbb)으로 공급함으로써, 센스 앰프의 센싱(sensing) 능력을 향상시킬 수 있는 센스 앰프의 이중 전원공급회로에 관한 것이다.

도 1은 종래의 센스앰프를 설명하기 위한 회로도이다.

도시된 바와같이, 액티브 동작시 메모리 셀로부터 전송된 미세한 데이타 신호(sai, saib)를 감지·증폭하기 위한 제1 단의 커런트 미러형 구조를 갖는 제1 및 제2 센스 앰프부(11, 12)와, 상기 제1 및 제2 센스 앰프부(11, 12)의 출력 신호(sa1o, sa1ob)를 입력으로하여 이를 감지·증폭한 신호를 출력하는 제2 단의 커런트 미러형 구조를 갖는 제3 센스 앰프부(13)로 구성되어 있다.

먼저, 센스앰프 인에이블 신호(pse1i)가 '하이'로 인가되면, 제1 단의 제1 및 제2 센스 앰프부(11, 12)의 커런트 소오스 역할을 하는 제5 및 제10 NMOS 트랜지스터(N5 및 N10)가 턴온되어 상기 제1 및 제2 센스 앰프(11, 12)를 동작시키게 된다. 제1 및 제2 센스 앰프부(11, 12)는 메모리 셀로부터 전송된 미세한 데이타 신호(sai, saib)를 감지한 후 이를 차동 증폭한 신호(sa1o, sa1ob)를 각각 출력한다.

그 후, 제2 단의 센스 앰프부(13)는 상기 제1 단의 제1 및 제2 센스 앰프(11, 12)에서 증폭된 출력 신호(sa1o, sa1ob)를 입력으로하여 2차로 증폭한 신호(sa2o)를 데이터 출력 버퍼부(15)쪽으로 출력한다.

결국, 도 1에 도시된 커런트 미러형 구조를 갖는 센스 앰프는, 제1 단의 제1 및 제2 센스 앰프부(11, 12)에 의해 비트 라인(sai, saib)의 스윙값을 1차 차동 증폭한 후 제2 단의 제3 센스 앰프부(13)에 의해 2차 차동 증폭하여 최종 출력 신호(sa2o)를 상기 데이터 출력 버퍼부(15)쪽으로 출력한다.

도면에서 도시된 프리차지 및 이퀄라이즈 회로부(14)는 제1 단의 제1 및 제2 센스 앰프부(11, 12)가 동작하지 않는 대기 상태시 센스 앰프 인에이블 신호(pse1i)가 '로우'로 전이되면 동작하여 상기 제1 및 제2 센스 앰프부(11, 12)의 출력 노드를 반전위(Vcc/2)로 프리차지 및 이퀄라이징 시키게 된다.

그러나, 종래의 센스앰프는 비트 라인쌍이 전원전압 근처에서 작은 전압차를 가지고 스윙하고 센스 앰프를 저전압에서 동작시키게 되면, 센스 앰프의 PMOS 트랜지스터의 문턱 전압이 증가하여 센스 앰프의 PMOS 트랜지스터의 전류 구동 능력이 떨어지게 되어 미소한 전압차를 가진 셀 데이터를 제대로 센싱하지 못하는 경우가 발생한다.

그러므로, 제1 단의 제1 및 제2 센스 앰프부(11, 12)는 입력 전압차를 감지한 후에 충분한 전압이득을 만들지 못하고 제2 단의 제3 센스 앰프부(13)로 전송하게 된다. 이때, 제2 단의 제3 센스 앰프부(13)는 제1 단의 센스 앰프부(11, 12)로부터 전송된 데이타 신호가 전위 레벨이 낮아 제3 센스 앰프부(13)를 충분히 구동시키지 못하여 동작 속도가 떨어지는 문제점이 있었다.

따라서, 본 발명의 목적은 센스 앰프의 동작시 전원전압(Vcc)과 접지전압(Vss)쪽 전원(POWER)을 각각 고전압(Vpp)과 기저전압(Vbb)으로 공급함으로써, 동작 속도를 향상시킬 수 있는 센스 앰프의 이중 전원공급회로를 제공하는 것이다.

도 1은 종래의 센스앰프를 설명하기 위한 도면.

도 2는 본 발명의 실시예에 따른 전원공급회로를 제어하는 전원공급 조절부의 회로도.

도 3은 본 발명에 의한 전원공급부의 회로도.

도 4는 본 발명의 실시예에 따른 센스 앰프의 이중 전원공급회로를 설명하기 위한 타이밍도.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 전원공급 조절부 101 ; 제1 입력신호

102 : 제2 입력신호 120 : 제1 부트스트랩핑부

140 : 제2 부트스트랩핑부 160 : 제3 부트스트랩핑부

180 : 제4 부트스트랩핑부 200 : 센스 앰프 전원 공급부

상기 목적 달성을 위한 본 발명의 센스 앰프의 이중 전원공급회로는, 반도체 메모리 장치의 센스앰프의 전원공급회로에 있어서, 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호를 수신하여 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 제2 펄스 신호를 발생하는 전원공급 조절부와, 센스 앰프 인에이블 신호에 의해 수신된 데이타 신호를 센싱하는 센스 앰프부와, 상기 제2 펄스 신호와 상기 센스 앰프 인에이블 신호를 수신하여, 상기 센스 앰프부가 동작하기 전에 부트스트랩핑에 의해 고전압(Vpp)과 기저 전압(Vbb)을 각각 발생하고, 상기 센스 앰프부이 동작시 상기 센스 앰프부의 전원으로 공급하는 전원 공급부를 포함하는 센스 앰프의 이중 전원공급회로를 제공하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 전원공급회로를 제어하는 전원공급 조절부의 회로도이고, 도 3은 본 발명에 따른 전원공급부의 회로도이며, 도 4는 본 발명에 의한 센스 앰프의 이중 전원공급회로의 동작 타이밍도를 도시한 것이다.

먼저, 도 2에 도시된 바와같이, 상기 전원공급 조절부(100)는 어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호(peq)를 수신하여 반전된 신호를 출력하는 직렬 연결된 3개의 제1, 제2, 제3 인버터(21)(22)(23)를 포함한다.

다음으로, 제3 인버터(23)의 출력 신호를 입력하여 일정 시간 지연된 펄스 신호를 출력하는 제1 딜레이 수단(30)과, 제2 인버터(22)의 출력 신호에 의해 제1 딜레이 수단(30)의 출력 노드(Nd1)의 전압을 접지레벨로 만드는 NMOS 트랜지스터(N21)를 포함한다. 다음으로, 제1 인버터(21)의 출력 신호와 딜레이 수단(30)의 출력 신호를 입력으로 하는 낸드 게이트(32)를 포함하여 제1 수단(50)을 형성한다.

이때, 낸드 게이트(32)에서 출력되는 제1 수단(50)의 출력 신호는 제1 펄스 신호(peq)를 일정부분 지연시키고, 늘린 신호이다. 이러한 제1 수단(50)의 출력신호를 입력으로 하여 제1 수단(50)과 동일 구성을 갖는 제 N(2 이상의 자연수)수단을 적어도 1 이상 배치하면, 제1 펄스 신호(peq)를 소정부분 만큼 임의대로 지연시키고, 늘릴 수 있는 제2 펄스 신호(peq_delay)를 발생시킬 수 있다.

본 발명의 실시예에서는 제1 수단(50) 및 제2 수단(60)이 접속된 구조로서, 제1 수단(50)의 출력신호를 수신하는 직렬 접속된 제4, 제5, 제6 인버터(61)(62)(63)와, 제6 인버터(63)의 출력 신호를 수신하는 제2 딜레이 수단(70)과, 제5 인버터(62)의 출력 신호에 의해 제2 딜레이 수단(70)의 출력 노드(Nd2)의 전압을 접지레벨로 만드는 NMOS 트랜지스터(N22)를 포함한다. 또한, 제4 인버터(61)의 출력 신호와 제2 딜레이 수단(70)의 출력 신호를 입력으로 하는 낸드 게이트(72)를 포함하여 제2 수단(60)을 형성하여 제2 펄스신호(peq_delay) 신호를 발생시킨다.

여기서, 상기 제1 펄스 신호(peq)는 어드레스 신호가 천이될 때, 라이트 인에이블 신호(/WE)가 디스에이블될 때, 또는 칩 선택 신호(/CS)가 인에이블될 때 발생되는 신호이다.

그 다음, 도 3에 도시된 바와같이, 전원 공급부(200)는 전원공급 조절부(100)의 제2 펄스신호(peq_delay)와 센스 앰프 인에이블 신호(peq1)를 입력으로 한다. 여기서, 센스 앰프 인에이블 신호(peq1)는 제1 펄스 신호(peq)를 일정시간 지연시키고 늘린 신호이며, 상기 제2 펄스 신호보다 늦게 발생된다.

이러한 전원공급부(200)은 전원전압(Vcc) 레벨을 고전압(Vpp) 레벨로 승압하는 제1 부트스트랩핑부(120)와, 접지레벨(Vss)을 기저전압(Vbb) 레벨로 하강시키는 제2 부트스트랩핑부(140)를 포함한다.

또한, 제1 부트스트랩핑부(120)에서 출력되는 고전압을 센스 앰프부(300)의 전원라인에 입력하도록 컨트롤하는 제3 부트스트랩핑부(160)와, 제2 부트스트랩핑부(140)에서 출력되는 기저전압(Vbb)을 상기 센스 앰프부(300)의 접지라인에 입력하도록 컨트롤하는 제4 부트스트랩핑부(180)를 포함한다.

이를 상세히 살펴보면 다음과 같다.

상기 제1 부트스트랩핑부(120)는 제2 펄스신호(peq_delay)를 입력으로 하여 각각 직렬접속된 제1 인버터(110)와 제2 인버터(111) 및 제3 인버터(112)와 제4 인버터(113)를 포함한다. 또한, 제1 인버터(110)의 출력신호를 게이트 입력으로 하고, 전원전압라인이 드레인에 연결된 제1 NMOS TR(N31)과 제1 NMOS TR(N31)의 드레인과 공통 연결되며 제2 인버터(111)의 출력신호를 게이트 입력으로 하는 제1 PMOSTR(P31)을 포함한다. 다음, 제4 인버터(113)의 출력신호의 전위를 부트스트랩하는 제1 부트스트랩 소자(115)와 제1 부트스트랩 소자(115)의 출력신호와 제1 PMOS TR(P31)의 드레인과 연결되는 제1 노드(Nd1)를 포함한다.

이어서, 제2 부트스트랩핑부(140)는 제2 펄스신호(peq_delay)를 게이트 입력으로 하고 접지라인이 드레인 단자에 접속된 제2 PMOS TR(P32)과, 제2 펄스신호(peq_delay)를 반전시키는 제5 인버터(121)를 포함한다. 또한, 제5 인버터(121)의 출력신호를 게이트 입력으로 하고 제2 PMOS TR(P32)의 소오스 단자와 공통 접속된 제2 NMOS TR(N32)와 제3 인버터(112)의 출력신호를 부트스트랩하는 제2 부트스트랩 소자(125) 및 제2 부트스트랩 소자(125)의 출력과 제2 NMOS TR(N32)의 드레인 단자와 공통접속된 제2 노드(Nd2)를 포함한다.

그 다음, 제3 부트스트랩핑부(160)는 센스앰프 인에이블 신호(peq1)를 반전시키는 제6 인버터(161)와, 제2 펄스신호(peq_delay) 및 제6 인버터(161)의 출력신호를 입력하는 제1 낸드 게이트(163)를 포함한다. 또한, 제1 낸드 게이트(163)의 출력신호를 게이트 단자에 접속하고 전원전압 라인이 드레인 단자에 접속된 제3 NMOS TR(N33)과, 제1 낸드 게이트(163) 출력신호를 반전시키는 제7 인버터(164)를 포함한다.

다음으로, 제7 인버터(164)의 출력신호를 게이트 입력하고, 제3 NMOS TR(N33)의 소오스 단자와 공통 접속되는 제3 PMOS TR(P33)과 제3 PMOS TR(P33)의 드레인 단자를 게이트 입력으로 하고 제1 노드(Nd1)가 소오스 입력되는 제4 PMOS TR(P34)을 포함한다. 또한, 제1 낸드 게이트(163)의 출력신호를 반전시키는 제8 인버터(166)와 그 출력신호를 부트스트랩하는 제3 부트스트랩 소자(175) 및 제3 부트스트랩 소자(175)의 출력신호가 제4 PMOS TR(P34)의 게이트 단자에 공통 접속되는 제 3 노드(Nd3)를 포함한다.

다음으로, 제2 펄스신호(peq_delay) 및 센스 앰프 인에이블 신호(peq1)를 입력으로 하는 제2 낸드 게이트(177)와, 그 출력신호를 게이트 입력하고 접지라인이 소오스 단자가 접지된 제4 NMOS TR(N34)과 제2 낸드 게이트(177)의 출력신호를 반전시키는 제9 인버터(178)과, 제9 인버터(178)의 출력신호를 게이트 입력하고 전원라인이 소오스에 연결된 제5 PMOS TR(P35)을 포함한다. 또한, 제2 낸드게이트(177)의 출력신호를 게이트 입력하고 상기 제6 PMOS TR(P36)의 드레인 단자와 공통 접속되며 상기 제4 PMOS TR(P34)의 드레인과 공통접속되는 제4 NMOS TR(N34)을 포함한다.

이어서, 제4 부트스트랩핑부(180)는 제2 낸드 게이트(177)의 출력신호를 게이트 입력으로 하고 접지라인이 소오스에 접지된 제5 NMOS TR(N35)과, 제9 인버터(178)의 출력신호를 게이트 입력하고, 제5 NMOS TR(N35)의 드레인 단자와 공통 접속되는 제5 PMOS TR(P35)를 포함한다.

다음으로, 제8 인버터(166)의 출력신호를 반전시키는 제10 인버터(181)와, 제10 인버터(181)의 출력신호를 부트스트랩하는 제4 부트스트랩 소자(185) 및 제4 부트스트랩 소자(185)의 출력신호를 게이트 입력하고 제2 노드(Nd2)가 드레인 입력되며 제5 PMOS TR(P35)의 소오스 단자와 공통접속되는 제6 NMOS TR(N36)을 포함한다.

또한, 제8 인버터(166)의 출력신호를 반전시키는 제11 인버터(187)과 제11 인버터(187)의 출력신호를 게이트 입력하고 제6 NMOS TR(N36)의 게이트 단자와 접속되는 제7 NMOS TR(N37)과, 제8 인버터(166)의 출력신호를 게이트 입력하고, 상기 제7 NMOS TR의 소오스 단자 및 접지라인과 연결괸 제7 PMOS TR(P37)과, 제4 부트스트랩 소자(185)의 출력신호가 제6 NMOS TR(N36)의 게이트 및 제7 NMOS TR(N37)의 드레인 단자와 공통접속되는 제4 노드를 포함한다.

상술한 바와같이 구성된 전원공급부(200)는 제4 PMOS TR(P34)의 드레인 단자로 흐르는 신호를 제1 출력신호(out1)로 하여 상기 센스 앰프부(300)의 전원라인에 입력하고, 제6 NMOS TR(N36)의 소오스 단자로 흐르는 신호를 제2 출력신호(out2)로 하여 센스 앰프부(300)의 접지라인에 연결한다.

본 발명의 기본적인 동작을 도 4의 전원공급 조절부(100)와 센스 앰프 전원 공급부(200)으로 구성되는 센스 앰프의 이중 전원공급회로의 동작 타이밍도를 예를 들어 설명한다.

센스 앰프부(300), 예를 들면 센스앰프의 전원라인과 접지라인에 본 발명에 따른 센스 앰프의 이중 전원공급회로를 첨가하면, 센스앰프가 동작되는 동안, 즉 센스앰프 인에이블 신호(peq1)가 '하이'레벨일 때, 센스앰프의 전원 라인과 접지 라인에 초기에는 각각 2배의 전원전압(2Vcc) - NMOS 문턱전압(Vtn), PMOS 문턱전압(Vtp) - 접지전압(Vss)의 전압레벨을 공급하여 센스앰프의 전류 구동 능력을 향상시키고, 일정한 시간이 지난 후에는 각각 Vcc - Vtn, Vtp의 전압 레벨로 안정적인 전원을 공급한다.

먼저, 전원공급 조절부(100)로 입력되는 제1 펄스신호(peq)를 수신하여 일정부분 지연되고, 늘어난 제2 펄스신호(peq_delay)이 도시되어 있다. 이 펄스신호는 전원공급 조절부(100)의 제1 수단 및 그와 동일한 적어도 하나 이상의 제N 수단에 의해 조절될 수 있다.

그 다음, 센스 앰프 전원 공급부(200)의 타이밍도를 t1 ~ t2, t2 ~ t3, t3 ~ t4 및 t4 ~ t5로 나누어 설명하면 다음과 같다.

먼저, t1 ~ t2 구간에서 전원공급 조절부(100)의 출력인 제2 펄스신호(peq_delay) 및 센스 앰프부(300)의 인에이블 신호인 센스앰프 인에이블 신호가 '로우'레벨인 경우, 제1 노드(Nd1)의 신호는 제1, 제2 인버터(110)(111)와, 제1 NMOS TR(N31) 및 제1 PMOS TR(P31)의 턴온에 의해 Vcc-Vtn의 전압 레벨이 된다. 또한, 제2 노드(Nd2)의 신호도 제5 인버터(121)와, 제2 NMOS TR(N32) 및 제2 PMOS TR(P32)의 턴온에 의해 Vtp의 전압 레벨이 된다.

또한 제1 낸드 게이트(163)의 출력신호(NA1) 및 제2 낸드 게이트(177)의 출력 신호(NA2)는 '하이'전압 레벨이 되고, 이로인해 제3 NMOS TR(N33) 및 제3 PMOS TR(P33)이 턴온 되어 제3 노드(Nd3)가 Vcc - Vtn의 전압 레벨이 된다. 또한, 제4 NMOS TR(N34) 및 제5 PMOS TR(P35)이 턴온 되어 센스 앰프부(300)의 전원 라인에 Vcc - Vtn의 전압 레벨을 공급한다.

아울러, 제5 NMOS TR(N35) 및 제6 PMOS TR(P36)의 턴온에 의해 센스 앰프부(300)의 접지 라인에 Vtp의 전압레벨이 인가된다.

그 다음, t2 ~ t3 구간에서 제2 펄스신호(peq_delay)가 '하이'레벨로 천이되고, 센스앰프 인에이블 신호가 계속해서 '로우'레벨인 경우, 제1 노드(Nd1)는 제1 부트스트랩 소자(115)의 차아지 쉐어링(Charge Sharing) 효과에 의해 2Vcc - Vtn의 고전압(Vpp) 레벨이 되고, 또한 제2 노드(Nd2)의 전압레벨도 제2 부트스트랩 소자(125)의 차아지 쉐어링 효과에 의해 Vtp - Vss의 음의 기저전압(Vbb) 레벨이 된다.

또한, 제1 낸드 게이트(163)의 출력신호(NA1)는 '로우'레벨을 갖게되며, 제2 낸드 게이트(177)의 출력신호(NA2)는 '하이'레벨을 갖게된다. 따라서 제3 부트스트랩 소자(175)에 의해 제3 노드(Nd3)가 2Vcc - Vtn의 고전압 레벨이 되며, 또한 제4 부트스트랩 소자(185)에 의해 제4 노드(Nd4)는 Vtp - Vss의 음의 기저전압 레벨이 된다. 이때 제4 PMOS TR(P34)이 턴 오프되므로 제1 노드(Nd1)의 2Vcc - Vtn의 고전압 레벨을 가진 차아지(Charge)는 센스 앰프부(300)의 전원라인에 인가되지 않고 이전 레벨인 Vcc - Vtn의 전원전압 레벨이 공급되며, 또한 제6 NMOS TR(N36)이 턴 오프되므로 제2 노드(Nd2)의 Vtp - Vss의 기저전압 레벨을 가진 차아지가 센스 앰프부(300)의 접지라인에 인가되지 않고 이전 레벨인 Vtp 전압레벨이 인가된다.

그 다음, t3 ~ t4 구간에서 제2 펄스신호(peq_delay)가 '하이'로 유지되면서, 센스앰프 인에이블 신호(peq1)가 '하이'로 천이되면 제1 낸드 게이트(163)의 출력신호(NA1)와 제2 낸드 게이트(177)의 출력신호(NA2) 각각이 '하이'레벨, '로우'레벨이 된다.

이때, 제1 낸드 게이트(163)의 출력신호(NA)가 '하이'전압 레벨이므로 제3 NMOS TR(N33)과 제3 PMOS TR(P33)을 턴온시켜 제3 노드(Nd3)를 Vcc - Vtn 전압 레벨로 되게 한다. 따라서 제4 PMOS TR(P34)이 턴온되어 센스 앰프부(300)의 전원라인에 제1 노드(Nd1)의 차아지 2Vcc - Vtn의 고전압 레벨이 인가된다.

또한, 제7 NMOS TR(N37)과 제7 PMOS TR(P37)이 턴온되어 제4 노드(Nd3)를 Vtp - Vss의 기저전압 레벨로 되게 한다. 따라서 제6 NMOS TR(N36)이 턴온되어 센스 앰프부(300)의 접지라인에 제4 노드(Nd4)의 차아지 Vtp - Vss의 음의 기저전압 레벨이 인가된다.

이에의해 센스 앰프부(300), 예를 들어 센스앰프의 센싱 능력을 향상시킨다.

그 다음 t4 ~ t5 구간에서는 제2 펄스신호(peq_delay)가 '로우' 전압레벨이 되는 타이밍으로 제1 낸드 게이트(163) 및 제2 낸드 게이트(177)의 출력신호(NA1)(NA2)가 '하이'레벨로 되어 제1 노드(Nd1)는 Vcc - Vtn 전압레벨, 제2 노드는(Nd2)는 Vtp 전압레벨, 제3 노드(Nd3)는 Vcc - Vtn 전압레벨 및 제4 노드(Nd4)는 Vtp 전압레벨이 된다. 이에의해, 센스 앰프부(300)의 전원라인에는 Vcc - Vtn 전압레벨이, 접지라인에는 Vtp 전압레벨이 인가되어 안정적인 전원공급이 되도록 한다.

상술한 실시예에서는 전원 공급부(200)를 센스 앰프부(300)에 적용하여 설명하였지만, 출력버퍼 등의 다른 반도체 장치에도 적용할 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 본 발명의 센스 앰프의 이중 전원공급회로에 의하면, 센스앰프부(300)의 전원라인에 고전압(Vpp)을 인가하고, 접지라인에 음의 기저 전압(Vbb)을 인가함으로써, 종래의 낮은 전압 레벨에서의 전류 구동 능력이 떨어지게 되는 문제점을 제거하여 넓은 전압 범위에서의 디바이스 동작을 가능하게 할 수 있다.

Claims

반도체 메모리 장치의 센스앰프의 전원공급회로에 있어서,

어드레스 신호 및 명령(command) 신호가 변화될 때 발생되는 제1 펄스 신호를 수신하여 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 제2 펄스 신호를 발생하는 전원공급 조절부와,

센스 앰프 인에이블 신호에 의해 수신된 데이타 신호를 센싱하는 센스 앰프부와,

상기 제2 펄스 신호와 상기 센스 앰프 인에이블 신호를 수신하여, 상기 센스 앰프부가 동작하기 전에 부트스트랩핑에 의해 고전압(Vpp)과 기저 전압(Vbb)을 각각 발생하고, 상기 센스 앰프부이 동작시 상기 센스 앰프부의 전원으로 공급하는 전원 공급부를 포함하는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 제1 펄스 신호는 상기 어드레스 신호가 천이될 때 발생되는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 제1 펄스 신호는 라이트 인에이블 신호(/WE)가 디스에이블될 때 발생되는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 제1 펄스 신호는 칩 선택 신호(/CS)가 인에이블될 때 발생되는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 센스 앰프 인에이블 신호는 상기 제1 펄스 신호를 일정시간 지연시키고 늘린 신호이며, 상기 제2 펄스 신호보다 늦게 발생되는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 전원공급 조절부는,

상기 제1 펄스 신호를 입력으로 하는 직렬접속된 제1, 제2, 제3 인버터와,

상기 제3 인버터의 출력신호를 일정시간 지연시키는 딜레이 수단과,

상기 제2 인버터의 출력 신호에 의해 상기 딜레이 수단의 출력 노드 전압레벨을 접지레벨로 만드는 NMOS TR과,

상기 제1 인버터의 출력신호와 상기 제1 딜레이 수단의 출력신호를 입력으로 하는 낸드 게이트를 포함하는 제1 수단과,

상기 낸드 게이트의 출력신호를 입력으로 하면서, 상기 제1 펄스 신호를 상기 제2 펄스 신호로 생성하는 상기 제1 수단과 동일 구성을 갖는 적어도 하나 이상의 제N 수단을 포함하는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 6항에 있어서,

상기 제 N수단의 N은 2 이상의 자연수인 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항에 있어서,

상기 전원공급부는,

전원전압 레벨을 고전압 레벨로 전압을 승압하는 제1 부트스트랩 소자를 포함하는 제1 부트스트랩핑부와,

접지레벨을 기저전압 레벨로 전압을 하강하도록 하는 제2 부트스트랩 소자를 포함하는 제2 부트스트랩핑부와,

상기 제1 부트스트랩핑부에서 출력되는 고전압을 센스 앰프부의 전원라인에 입력하도록 컨트롤하는 제3 부트스트랩 소자를 포함하는 제3 부트스트랩핑부와,

상기 제2 부트스트랩핑부에서 출력되는 기저전압을 상기 센스 앰프부의 접지라인에 입력하도록 컨트롤하는 제4 부트스트랩 소자를 포함하는 제4 부트스트랩핑부를 포함하는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항 또는 제 8항에 있어서,

상기 고전압(Vpp)은 '2배의 전원전압(2Vcc) - NMOS 문턱전압(Vtn)'의 값인것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 1항 또는 제 8항에 있어서,

상기 기저전압(Vbb)은 'PMOS 문턱전압(Vtp) - 접지전압(Vss)'의 값인 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.
제 8항에 있어서,

상기 제1 부트스트랩핑부는,

상기 제2 펄스 신호를 입력으로 하여 각각 직렬접속된 제1 인버터와 제2 인버터 및 제3 인버터와 제4 인버터:

상기 제1 인버터의 출력신호를 게이트 입력으로 하고, 전원전압라인이 드레인에 연결된 제1 NMOS TR과, 상기 제1 NMOS TR의 드레인과 공통 연결되며 상기 제2 인버터의 출력신호를 게이트 입력으로 하는 제1 PMOS TR;

상기 제4 인버터의 출력신호의 전위를 부트스트랩하는 제1 부트스트랩 소자;

상기 제1 부트스트랩 소자와 상기 제1 PMOS TR의 드레인과 연결되는 제1 노드를 포함하며,

상기 제2 부트스트랩핑부는,

상기 제2 펄스 신호를 게이트 입력으로 하고 접지라인이 드레인 단자에 접속된 제2 PMOS TR;

상기 제2 펄스신호를 반전시키는 제5 인버터;

상기 제5 인버터의 출력신호를 게이트 입력으로 하고 상기 제2 PMOS TR의 소오스 단자와 공통 접속된 제2 NMOS TR;

상기 제3 인버터의 출력신호를 부트스트랩하는 제2 부트스트랩 소자;

상기 제2 부트스트랩 소자의 출력과 상기 제2 NMOS TR의 드레인 단자와 공통접속된 제2 노드를 포함하며,

상기 제3 부트스트랩핑부는,

상기 센스 앰프 인에이블 신호를 반전시키는 제6 인버터;

상기 제2 펄스 신호와 상기 제6 인버터의 출력신호를 입력하는 제1 낸드 게이트;

상기 제1 낸드 게이트 출력신호를 게이트 단자에 접속하고 전원전압 라인이 드레인 단자에 접속된 제3 NMOS TR;

상기 제1 낸드 게이트 출력신호를 반전시키는 제7 인버터;

상기 제7 인버터의 출력신호를 게이트 입력하고, 상기 제3 NMOS TR의 소오스 단자와 공통 접속되는 제3 PMOS TR;

상기 제3 PMOS TR의 드레인 단자를 게이트 입력으로 하고 상기 제1 노드가 소오스 입력되는 제4 PMOS TR;

상기 제1 낸드 게이트의 출력신호를 반전시키는 제8 인버터;

상기 제8 인버터의 출력신호를 부트스트랩하는 제3 부트스트랩 소자;

상기 제3 부트스트랩 소자의 출력신호가 제4 PMOS TR의 게이트 단자에 공통 접속되는 제 3 노드;

상기 제2 펄스신호 및 상기 센스앰프 인에이블 신호를 입력으로 하는 제2 낸드 게이트;

상기 제2 낸드 게이트의 출력신호를 게이트 입력하고 접지라인이 소오스 단자가 접지된 제4 NMOS TR;

상기 제2 낸드 게이트의 출력신호를 반전시키는 제9 인버터;

상기 제9 인버터의 출력신호를 게이트 입력하고, 전원라인이 소오스에 연결된 제5 PMOS TR;

상기 제2 낸드게이트의 출력신호를 게이트 입력하고 상기 제5 PMOS TR의 드레인 단자와 공통 접속되며 상기 제4 PMOS TR의 드레인과 공통접속되는 제4 NMOS TR을 포함하며,

상기 제4 부트스트랩핑부는,

상기 제2 낸드 게이트의 출력신호를 게이트 입력으로 하고 접지라인이 소오스에 접지된 제5 NMOS TR;

상기 제9 인버터의 출력신호를 게이트 입력하고, 상기 제5 NMOS TR의 드레인단자와 공통접속되는 제6 PMOS TR;

상기 제8 인버터의 출력신호를 반전시키는 제10 인버터;

상기 제10 인버터의 출력신호를 부트스트랩하는 제4 부트스트랩 소자;

상기 제4 부트스트랩 소자의 출력신호를 게이트 입력하고, 상기 제2 노드 드레인 입력되며, 상기 제6 PMOS TR의 소오스 단자와 공통접속되는 제6 NMOS TR;

상기 제8 인버터의 출력신호를 반전시키는 제11 인버터;

상기 제11 인버터를 게이트 입력하고 상기 제6 NMOS TR의 게이트 단자와 드레인 단자에 공통접속된 제7 NMOS TR;

상기 제8 인버터의 출력신호를 게이트 입력하고, 상기 제7 NMOS TR의 소오스 단자 및 접지라인과 연결된 제7 PMOS TR;

상기 제4 부트스트랩 소자의 출력신호가 제6 NMOS TR의 게이트 및 제7 NMOS의 드레인 단자와 공통접속되는 제4 노드를 포함하며,

상기 제4 PMOS TR의 드레인 단자로 흐르는 신호를 제1 출력신호로 하여 상기 센스 앰프부의 전원라인에 입력하고, 상기 제6 NMOS TR의 소오스 단자로 흐르는 신호를 제2 출력신호로 하여 상기 센스 앰프부의 접지라인에 연결하는 것을 특징으로 하는 센스 앰프의 이중 전원공급회로.