KR0179853B1 - 반도체 기억소자의 센스앰프 전원 공급회로 - Google Patents

반도체 기억소자의 센스앰프 전원 공급회로 Download PDF

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KR0179853B1
KR0179853B1 KR1019950038715A KR19950038715A KR0179853B1 KR 0179853 B1 KR0179853 B1 KR 0179853B1 KR 1019950038715 A KR1019950038715 A KR 1019950038715A KR 19950038715 A KR19950038715 A KR 19950038715A KR 0179853 B1 KR0179853 B1 KR 0179853B1
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Abstract

본 발명은 반도체 기억소자의 센스앰프 전원 공급회로에 관한 것으로, 종래에는 재저장 전압과 기준전압 사이의 전압차가 줄어들면 차동증폭기의 이득이 줄어들어 재저장 구동용 트랜지스터의 구동능력이 저하되고, 재저장 전압이 기준전압 레벨로 되는데 긴 시간이 소요되므로 메모리 셀에 저장된 정보를 센싱하는데 긴 시간이 소요되어 센싱속도 향상에 제약이 따르는 문제점이 있다. 따라서, 본 발명은 재저장 전압과 기준진압 사이의 전압차가 줄어들어도 재저장 구동용 트랜지스터의 구동능력을 크게 하여 센싱속도를 향상시킴과 아울러 메모리 셀에 저장된 정보를 센싱하는 시간을 단축할 수 있도록 한다.

Description

반도체 기억소자의 센스앰프 전원 공급회로
제1도는 종래 반도체 기억소자의 센스앰프 전원 공급회로도.
제2도는 제1도에 의한 동작파형도.
제3도는 본 발명 반도체 기억소자의 센스앰프 전원 공급회로도.
제4도는 제3도에 의한 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 초기값 제어부 20 : 차동증폭부
30 : 프리차지부 40 : 센스앰프
50 : 신호발생부 51 : 제1지연부
52 : 제2지연부 ND1 : 낸드게이트
I1,I2 : 낫 게이트 BL, BL : 비트라인
본 발명은 반도체 기억소자의 센스앰프 전원 공급회로에 관한 것으로, 특히 기억 소자에 저장된 데이타의 센싱속도를 향상시킴과 아울러 재저장시간을 단축할 수 있도록 한 반도체 기억소자의 센스앰프 전원 공급회로에 관한 것이다.
종래 반도체 기억소자의 센스앰프 전원 공급회로는, 제1도에 도시된 바와 같이, 인에이블신호(ENL)에 따라 차동증폭기의 초기값을 제어하는 초기값 제어부(1)와, 상기 초기값 제어부(1)의 출력전압과 기준전압의 차만큼 증폭하여 출력하는 차동증폭부(2)와, 초기에 재 저장 전압(VRestore)과 센싱전압(VSence)을 프리차지 상태로 만들어 주는 프리차지부(3)와, 상기 차동증폭부(2)의 출력에 따라 재저장 전압을 조절하여 주는 재저장 구동용 트랜지스터(Q5)와, 인에이블신호(ENL)에 따라 센싱 전압을 조절하여 주는 센싱구동용 트랜지스터(Q15)와, 상기 트랜지스터((Q5)(Q15)에 의해 조절된 전압에 따라 비트라인(BL) (BL)을 통해 셀에 저장된 정보를 센싱하는 센스앰프(4)로 구성한다.
이와 같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.
초기에 인에이블신호(ENL)가 제2도의 (b)에서와 같이 로우상태이면, 그 로우 신호가 초기값 제어부(1)의 엔모스 트랜지스터(Q9) 게이트에 인가됨과 아울러 낫 게이트(I1)를 통해 반전된 하이신호가 엔모스 트랜지스터(Q10)의 게이트로 인가되므로, 상기 엔모스 트랜지스터(Q9)(Q10)는 오프, 온이 된다.
이에 따라 피모스 트랜지스터(Q7)(Q8)는 각각 온, 오프상태가 된다.
그리고 상기 엔모스 트랜지스터(Q10)가 온되면 그의 드레인측이 로우상태로 되므로 피모스 트랜지스터(Q6)의 게이트 전압을 낮추게 되어 상기 트랜지스터(Q6)는 온된다.
엔모스 트랜지스터(Q6)의 온으로 재저장 구동용 피모스 트랜지스터(Q5)의 게이트 전압은 제2도의 (e)에서와 같이 전원전압(Vcc)을 초기값으로 갖게되어 트랜지스터(Q5)는 오프상태가 된다.
이때 프리차지부(3)의 피모스 트랜지스터(Q12)(Q13)(Q14)는 인에이블신호(ENL)가 로우가 될 때, 모두 온되어 재저장 전압(VResore)과 센싱전압(VSence)을 제2도의 (d)에서와 같이 1/2Vref값으로 프리차지 시킨다.
그리고, 인에이블신호(ENL)가 로우상태일메 차동증폭부(2)의 엔모스 트랜지스터(Q11)는 오프되므로 I3 = I1 + I2 = 0 즉, 엔모스 트랜지스터(Q3)의 드레인측으로 흐르는 전류는 IDQ3= I3= K(W/L)(VGS-VT)2= 0 이므로 VGS= VT이다.
여기서, K = μCo/2, Co는 게이트 갭, VT는 Q3의 드레쉬홀드 전압이다.
노드 N1의 초기 전압(VN1)은 VN1= Vref- VGS3= Vref- VT가 되고, 피모스 트랜지스터(Q1)(Q2)의 게이트 전압은 전원전압보다 약간 낮은 값을 초기값으로 갖게 된다.
워드라인(WL)이 제2도의 (a)에서와 같이 하이상태로 된 다음 (b)에서와 같이 인에이블신호(ENL)이 하이상태로 되면, 상태제어부(1)의 엔모스 트랜지스터(Q9)와 (Q10)은 각각 온, 오프되므로 피모스 트랜지스터(Q7) (Q8)은 각각 오프, 온상태로 된다.
이는 다시 피모스 트랜지스터(Q6)의 게이트 전압을 높여 트랜지스터(Q6)를 오프시키고, 이에 따라 차동증폭부(2)의 엔모스 트랜지스터(Q11)(Q15)가 각각 온되어 접지측(VSS)으로 바이패스되므로 노드 N1의 전위를 낮추게 되어 이는 엔모스 트랜지스터(Q3)를 턴온시키게 된다.
따라서, 파워노드(PSW)의 전위가 낮아지고 재저장 구동용 피모스 트랜지스터(Q5)는 서서히 턴온되고 프리차지부(3)의 피모스 트랜지스터(Q12)(Q13)(Q14)는 모두 오프되므로 재저장 전압(VRestore)은 제2도의 (d)에서와 같이 점점 증가한다.
상기 재저장 전압(VRestore)의 상승은 차동증폭부(2)의 엔모스 트랜지스터(Q4) 게이트 전압을 상승시켜 트랜지스터(Q4)를 온시키게 되어 피모스 트랜지스터(Q1)(Q2)의 게이트 전압을 낮추게 된다.
이어서 상기 피모스 트랜지스터(Q1)(Q2)는 서서히 온되어 재저장 구동용 엔모스 트랜지스터(Q5)의 게이트 전압인 파워전위를 높이게 되는 원인이 된다.
이상에서와 같은 차동증폭부(2)의 과정을 반복하게 된다.
상기에서 상태 제어부(1)의 피모스 트랜지스터(Q6)는 오프상태이므로 전류 I4 = 0 이다.
이론상 게이트의 저항은 무한대이므로 게이트에 흐르는 전류를 무시하면 차동증폭부(2)의 피모스 트랜지스터(Q1)(Q2)의 드레인 전류는 각각 엔모스 트랜지스터(Q3)(Q4)의 드레인 전류가 된다.
즉, 엔모스 트랜지스터(Q4)에 흐르는 드레인 전류(ID4)는 ID4= K(W/L)(VGS4- VT) = ID1엔모스 트랜지스터(Q3)에 흐르는 드레인 전류(ID3) ID3= K(W/L)(VGS3- VT) = ID2가 된다.
그리고 차동증폭부(2)의 피모스 트랜지스터(Q1)(Q2)는 동일 트랜지스터로 (W/A)이 같고, 게이트와 소오스간 전압이 VGS1= VGS2이므로 ID1= ID2이다.
그러므로. ID1= ID2= ID4= ID3이 되어 VGS3= VGS4가 성립된다. 즉, 차동증폭부(2)는 한쪽 입력의 기준값(Vref)으로 재저장 전압(VRestore)이 되도록 한다.
초기에 1/2Vref로 프리차지 되었던 재저장 전압(VRestore)은 기준전압(Vref)으로 점점 상승하게 되어 센스앰프(4)의 파워를 공급하게 된다.
이에 상기 센스앰프(4)는 비트라인(BL)(BL)을 통해 셀로 부터 정보를 센싱한다.
그러나, 상기에서와 같은 종래기술에 있어서, 재저장 전압(VRestore)과 기준전압(Vref) 사이의 전압차가 줄어들면 차동증폭부의 이득이 줄어들어 재저장 구동용 엔모스 트랜지스터의 구동능력이 저하되고, 재저장 전압이 기준전압 레벨로 되는데 긴 시간이 소요되므로 메모리 셀에 데이타를 재저장 하는데 긴 시간이 소요되어 스피드 향상에 제약이 따르는 문제점이 있다.
따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 재저장전압과 기준전압 사이의 전압차가 줄어들어도 재저장 구동용 엔모스 트랜지스터의 구동능력을 크게하여 센싱속도를 향상시킴과 아울러 메모리 셀에 데이타를 재저장하는 시간을 단축할 수 있도록 한 반도체 기억소자의 센스앰프 전원 공급회로를 제공함에 있다.
본 발명의 다른 목적은 재저장 시간의 단축으로 메모리 셀의 액세스 타임을 단축시킬 수 있도록 한 반도체 기억소자의 센스앰프 전원 공급회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 회로는, 제3도에 도시한 바와 같이, 인에이블신호(ENL)에 의해 차동증폭기의 초기값을 제어하는 초기값 제어부(10)와, 초기값 제어부(10)의 출력전압과 기준전압의 차만큼 차동 증폭하여 출력하는 차동증폭부(20)와, 초기에 재 저장전압(VRestore)과 센싱전압(VSence)을 프리차지 상태로 만들어주는 프리차지부(30)와, 상기 차동증폭부(20)의 출력에 따라 재저장 전압을 조절하여 주는 재저장 구동용 트랜지스터(Q5)와, 인에이블신호(ENL)에 따라 센싱전압을 조절하여 주는 센싱구동용 트랜지스터(Q15)와, 상기 재저장 및 센싱 구동용 트랜지스터(Q5)(Q15)의 제어에 의해 셀에 저장된 정보를 비트라인(BL)(BL)을 통해 센싱하는 센스앰프(40)와, 입력되는 인에이블신호를 이용하여 상기 차동증폭부(20)를 시간에 따라 차등적으로 제어하기 위한 구동신호를 생성하는 신호발생부(50)와, 상기 신호발생부(50)에서 출력되는 구동신호에 따라 온 또는 오프되어 상기 재저장 구동용 피모스트랜지스터(Q5)의 구동능력을 향상시키도록 하는 소오스 커플 페어용 엔모스 트랜지스터(QA)로 구성한다.
상기에서, 신호발생부(50)는 인에이블신호(ENL)를 입력받아 일정시간 동안 지연시키는 다단의 인버터로 이루어진 제1지연부(51)와, 상기 제1지연부(51)의 지연출력에 대하여 다시 일정시간 동안 지연시키는 제2지연부(52)와, 상기 제1, 2지연부(51)(52)의 지연출력을 받아 낸드조합하는 낸드게이트(ND1)와, 상기 낸드게이트(ND1)를 통해 조합된 신호에 대하여 반전시켜 출력하는 낫 게이트(I2)로 구성한다.
이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
초기에 제4도의 (b)에서와 같이 인에이블신호(ENL)가 로우상태 일 때, 그 로우신호가 초기값 제어부(10)의 엔모스 트랜지스터(Q9) 게이트로 인가되고 낫게이트(I1)를 통해 반전된 하이신호가 엔모스 트랜지스터(Q10)의 게이트로 인가됨에 따라 상기 엔모스 트렌지스터(Q9)(Q10)는 오프, 온상태가 된다.
이에 따라 피모스 트랜지스터(Q7)(Q8)는 각각 온, 오프상태가 된다.
그리고 상기 엔모스 및 피모스 트랜지스터(Q10)(Q7)가 온됨에 따라 전원전압(VCC)의 고전위신호가 접지측(VSS)으로 바이패스되어 상기 엔모스 트랜지스터(Q10)의 드레인측은 로우상태가 되므로 피모스 트랜지스터(Q6)의 게이트 전압을 낮추게 되어 온된다.
이때 로우상태의 인에이블신호(ENL)는 신호발생부(50)의 제1지연부(51)를 통해 지연된 신호와, 이 신호를 다시 소정시간 만큼 지연시킨 제2지연부(52)를 통해 지연된 신호는 낸드게이트(ND1)를 통해 하이상태로 낸드링한다
이 낸드링된 신호는 다시 낫게이트(I2)를 통해 로우상태로 반전되어 소오스 커플 제어용 엔모스 트랜지스터(QA)의 게이트 인가한다.
그러면 상기 소오스 커플 제어용 엔모스 트랜지스터(QA)는 턴오프 상태가 된다.
따라서 상기 소오스 커플 제어용 엔모스 트랜지스터(QA)와 초기값 제어부(10)의 엔모스 트랜지스터(Q6)의 온됨에 따라 재저장 구동용 피모스 트랜지스터(Q5)의 게이트 전압은 제4도의 (e)에서와 같이 전원전압(VCC)을 초기값으로 갖게되어 트랜지스터(Q5)는 오프상태가 된다.
이때 프리차지부(30)의 피모스 트랜지스터(Q12)(Q13)(Q14)는 인에이블신호(ENL)가 로우상태일 때, 모두 온되어 재저장 전압(VRestore)과 센싱전압(VSence)을 제4도의 (d)에서와 같이 1/2Vref값으로 프리차지 시킨다.
그리고, 인에이블신호(ENL)가 로우상태 일때 차동증폭부(20)의 엔모스 트랜지스터(Q11)는 오프되므로 I3 = I1 +I2 = 0 즉, 엔모스 트랜지스터(Q3)의 드레인측으로 흐르는 전류는 IDQ3= I3= K(WA)(VGS-VT)2= 0 이므로 VGS= VT이다.
노드 N1의 초기 전압(VN1)은 VN1= Vref- VGS3= Vref- VT가 되고, 피모스 트랜지스터(Q1)(Q2)의 게이트 전압은 전원전압보다 약간 낮은 값을 초기값으로 갖게 된다.
워드라인(WL)이 제4도의 (a)에서와 같이 하이상태로 된 다음 (b)에서와 같이 인에이블신호(ENL)가 하이상태로 되면, 그 하이신호는 초기값 제어부(10)의 엔모스 트랜지스터(Q9) 게이트에 인가되고 낫게이트(I1)를 통해 반전된 로우신호가 엔모스 트랜지스터(Q10)의 게이트에 각각 인가됨에 따라 상기 엔모스 트랜지스터(Q9)(Q10)는 각각 온, 오프되므로 피모스 트랜지스터(Q7)(Q8)은 각각 오프, 온상태로 된다.
따라서, 피모스 트랜지스터(Q8)를 거친 전원전압(VCC)의 고전위신호는 엔모스 트랜지스터(Q10)가 오프상태에 있으므로 피모스 트랜지스터(Q6)의 게이트 전압을 높여 준다.
이에 상기 피모스 트랜지스터(Q6)는 오프되고, 하이상태의 인에이블신호(ENL)에 의해 엔모스 트랜지스터(Q11)가 온되어 접지측(VSS)으로 바이패스되므로 노드 N1의 전위를 낮추게 되고 이는 엔모스 트랜지스터(Q3)를 턴온시키게 된다.
따라서, 파워노드의 전위가 낮아지고 재저장 구동용 피모스 트랜지스터(Q5)는 서서히 온되고 프리차지부(30)의 피모스 트랜지스터(Q12)(Q13)(Q14)는 오프상태이므로 재저장 전압(VRestore)은 제4도의 (d)에서와 같이 점점 증가한다.
이때 인에이블신호(ENL)가 로우상태 일 때 신호발생부(50)의 제1지연부(51)에 의해 제4도의 (f)에서와 같이 t1시간만큼 지연된 시간까지 센스앰프(40)는 비트라인(BL)(BL)을 통해 메모리 셀내의 정보를 센싱한다.
그러다가 인에이블신호(ENL)가 하이상태로 되면 제1지연부(51)에 의해 t1만큼 지연된 신호와 제2지연부(52)에 의해 t2만큼 지연된 신호는 낸드게이트(ND1)에서 낸드조합되고 낫게이트(I2)를 통해 제4도의 (f)에서와 같은 하이상태의 구동신호(ø)를 생성한다.
상기 구동신호(ø)는 센싱이 시작되고 t1시간 이후 차동증폭부(20)의 소오스 커플 페어(Source Coupled Pair)용 엔모스 트랜지스터(QA)의 게이트에 인가되어 온시키게 된다.
상기 소오스 커플 페어용 엔모스 트랜지스터(QA)가 턴온됨에 따라 재저장 구동용 피모스 트랜지스터(Q5)의 구동능력을 상승시키게 된다.
이와 같이 차동증폭부(20)의 소오스가 접속된 한 쌍의 소오스 커플 페어용 엔모스 트랜지스터(QA)와 엔모스 트랜지스터(Q3)에 의해 재저장 전압(VRestore)을 조절하여 주는 재저장 구동용 피모스 트랜지스터(Q5)의 구동능력을 시간에 따라 차등적으로 제어하여 메모리 셀내에 저장된 정보의 센싱 속도를 높일 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은 재저장 전압과 기준전압 사이의 전압차가 줄어들어도 재저장 구동용 피모스 트랜지스터의 구동능력을 크게하여 센싱 속도를 향상시키고, 재저장 시간을 단축시킬 수 있도록 한 효과가 있다.

Claims (2)

  1. 인에이블신호(ENL)에 따라 초기값을 제어하는 초기값 제어부의 출력전압과 기준전압의 차를 일정 레벨로 증폭하는 차동증폭부와, 초기에 재 저장전압(VRestore)과 센싱전압(VSence)을 프리차지 상태로 만들어주는 프리차지부와, 상기 차동증폭부의 출력에 따라 재저장 전압을 조절하여 주는 재저장 구동용 트랜지스터(Q5)와 상기 인에이블신호에 따라 센싱전압을 조절하여 주는 센싱구동용 트랜지스터(Q15)에 의해 조절된 전압에 따라 셀에 저장된 정보를 센싱하는 센스앰프로 이루어진 전원 공급회로에 있어서, 상기 인에이블신호를 일정시간동안 지연시키는 다단의 인버터로 이루어진 제1제어부와, 상기 제1지연부의 출력신호를 다시 일정시간동안 지연시키는 제2지연부와, 상기 제1, 제2지연부의 출력신호를 받아 낸드링하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 트랜지스터 구동신호를 생성하는 낫게이트로 이루어진 신호발생부와, 상기 신호발생부에서 출력되는 구동신호에 따라 온 또는 오프되어 상기 재저장 구동용 피모스 트랜지스터의 구동능력을 향상시키도록 하는 소오스 커플 페어용 엔모스 트랜지스터를 더 포함하여 구성된 것을 특징으로 하는 반도체 기억소자의 센스앰프 전원 공급회로.
  2. 제1항에 있어서, 차동 증폭부의 차등 제어는 소오스 커플 페어(Source Coupled Pair)의 비를 시간에 따라 달리하여 제어하도록 한 것을 특징으로 하는 반도체 기억소자의 센스앰프 전원 공급회로.
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