KR930008315B1 - 센스 증폭기 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 기술의 센스 증폭기를 나타내는 회로도.
제 2a,b,c,d 도는 종래 기술의 센스 증폭기의 동작 파형도.
제 3 도는 본 발명의 일실시예를 나타내는 회로도.
제 4a,b,c 도는 본 발명의 센스 증폭기의 동작 파형도.
제 5 도는 본 발명이 적용되는 캐스캐이드 센스 증폭기를 나타내는 회로도.
제 6a,b,c,d 도는 캐스캐이드 센스 증폭기의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
P1 내지 P6 : PMOS 트랜지스터
N1 내지 N11 : NMOS 트랜지스터
본 발명은 SRAM에 있어서, 데이타를 읽어내기 위한 센스증폭기에 관한 것이다.
제 1 도는 종래의 센스증폭기를 나타내는 회로도, 제 2a,b,c,d 도는 제 1 도의 각 부분의 신호파형도를 나타낸다.
종래에는 제 1 도에 나타난 바와 같이 하이 전압이 인가되는 NMOS 트랜지스터(N1,N3)와 로우 전압이 인가되는 NMOS 트랜지스터(N1,N4)와 상기 NMOS 트랜지스터(N1,N2,N3,N4)에 연결된 PMOS 트랜지스터(P1,P2,P3,P4) 및 전체 장치를 동작시키기 위한 NMOS 트랜지스터(N5,N6)로 구성되어 동작하였다. 즉 NMOS 트랜지스터(N5,N6)에 동작신호(제 2b 도 참조)가 인가되면 전체 장치가 동작하게 되는데 이 상태에서 NMOS 트랜지스터(N1,N2,N3,N4)의 게이트단에 어떤 일정전압에서 서로 차이가 나는 입력전압(제 2a 도 참조)을 인가시킨다.
하이 상태의 전압(D1)이 NMOS 트랜지스터(N1)의 게이트단에 인가되면 NMOS 트랜지스터(P1)는 온되어 A점이 어떤 일정 레벨에서 로우 상태로 내려가고 PMOS 트랜지스터(P1,P2)는 온 상태가 되어 출력을 하이 상태로 만든다. 이때 NMOS 트랜지스터(N2)의 게이트단에는 로우 상태의 전압이 인가되므로 NMOS 트랜지스터(N2)는 오프 상태가 되며, 따라서 PMOS 트랜지스터(P2)의 드레인단을 통한 Vcc전압(제 2d 도이 출력단에 전달된다.
반대로 로우 상태의 전압(D2)이 NMOS 트랜지스터(N4)의 게이트단에 인가되면 PMOS 트랜지스터(P3,P4)는 오프 상태가 되며 하이 상태의 전압(D1)이 게이트단에 인가되는 NMOS 트랜지스터(N3)는 온 상태가 된다. 따라서 NMOS 트랜지스터(N3)의 드레인 전압은 로우 상태(제 2d 도)가 되어 반전출력단에 출력된다.
상기한 종래 기술의 센스 증폭기에 있어서, 출력지연시간은 주로 NMOS 트랜지스터의 크기에 영향을 받는다. 그러므로 NMOS 트랜지스터의 크기가 커지면 지연시간은 줄어들지만 소비 전류는 커진다. 또한 큰 용량의 SRAM에서는 센스 증폭기가 차지하는 면적도 무시할수 없는데 상기한 센스 증폭기를 여러단 쓰는 것은 면적상 불리한 단점이 있었다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서 센스 증폭기의 입력을 서로 공유하게 하여 상호 보완 작용을 할수 있도록 하고 센스 증폭기의 출력을 다시 센스 증폭기에 귀환시킬 수 있도록 함으로써 전력소모가 적고 속도가 빠른 센스증폭기를 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 센스증폭기에 있어서, 하이 상태 전압이 게이트단에 인가되는 제1MOS 트랜지스터, 하이 상태 전압이 게이트단에 인가되는 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터에 연결되는 제3MOS 트랜지스터, 상기 제2MOS 트랜지스터에 연결되는 제3MOS 트랜지스터, 상기 제1MOS 트랜지스터에 드레인단이 연결되며 상기 제2MOS 트랜지스터에 게이트단이 연결된 제5MOS 트랜지스터, 상기 제2MOS 트랜지스터에 드레인단이 연결되며 상기 제1MOS 트랜지스터에 게이트단이 연결된 제6MOS 트랜지스터, 상기 제5 및 제6MOS 트랜지스터에 연결된 제7MOS 트랜지스터로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다
제 3 도는 본 발명의 일실시예를 나타내는 회로도이다.
도면에서 N7 내지 N11은 NMOS 트랜지스터, P5와 P6은 PMOS 트랜지스터를 나타낸다.
본 발명은 하이 상태의 전압(D1)(제 4a 도)이 게이트단에 인가되는 NMOS 트랜지스터(N7)와 PMOS트랜지스터(P6), 상기 NMOS 트랜지스터(N7)의 드레인단과 소오스단에 소오스단과 드레인단이 각각 맞물려 연결되며 로우 상태의 전압(D2)(제 4a 도)이 게이트단에 인가되는 PMOS 트랜지스터(P5), 상기 PMOS 트랜지스터(P6)의 소오스단과 드레인단과에 드레인단과 소오스단이 각각 맞물려 연결되며 로우상태의 전압(D2)(제 4a 도)이 게이트단에 인가되는 NMOS 트랜지스터(N8), 상기 NMOS 트랜지스터(N7)의 소오스단에 드레인단이 연결되고 상기 NMOS 트랜지스터(N8)의 소오스단에 게이트단이 연결된 NMOS 트랜지스터(N9), 상기 NMOS 트랜지스터(N8)의 소오스단에 드레인단이 연결되고 상기 NMOS 트랜지스터(N7)의 소오스단에 게이트단이 연결된 NMOS 트랜지스터(N10), 상기 NMOS 트랜지스터(N9,N10)의 소오스단에 드레인단이 연결되고 소오스단은 접지되어 있는 NMOS 트랜지스터(N11)로 구성된다.
하이 상태의 전압(제 4b 도)이 NMOS 트랜지스터(N11)의 게이트단에 인가된 상태에서 하이 상태의 전압(D1)(제 4a 도)이 NMOS 트랜지스터(N7)과 PMOS 트랜지스터(P6)에 인가되면 NMOS 트랜지스터(N7)은 온 상태가 되고 PMOS 트랜지스터(P6)는 인가되면 NMOS 트랜지스터(N7)은 온상태가 되고 NMOS 트랜지스터(P6)은 오프상태가 된다. 또한 로우 상태의 전압(D2)(제 4a 도)의 NMOS 트랜지스터(N8)와 PMOS 트랜지스터(P5)에 인가되면 NMOS 트랜지스터(N8)는 오프 상태가 되며 PMOS 트랜지스터(P5)는 온상태가 된다.
따라서 NMOS 트랜지스터(N10)는 온상태가 되며 NMOS 트랜지스터(N9)는 오프 상태가 되어 상기 NMOS 트랜지스터(N10)의 드레인 출력을 로우상태가 되며(제 4c 도)상기 NMOS 트랜지스터(N9)의 드레인 출력은 하이 상태가 된다(제 4c 도).
제 5 도는 본 발명이 적용되는 캐스캐이드 센스증폭기를 나타내는 회로도이다.
도면에서 P1 내지 P6은 PMOS 트랜지스터, N1 내지 N11은 NMOS 트랜지스터를 나타낸다.
캐스캐이드 센스증폭기는 제 1 도에 도시한 종래의 출력단이 제 3 도의 본 발명에 의한 센스증폭기의 NMOS 트랜지스터(N7)와 PMOS 트랜지스터(P6)의 게이트단에 연결되고 종래 센스증폭기의 반전 출력단이 본 발명에 의한 센스 증폭기의 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N8)의 게이트단에 연결되어 구성된다.
하이 상태 전압(제 6b 도)이 NMOS 트랜지스터(N5,N6,N11)이 게이트단에 인가된 상태에서 하이 상태의 비트 전압(제 6a 도)이 NMOS 트랜지스터(N2,N4)의 게이트단에 인가되고 로우 상태의 비트 전압(제 6a 도)이 NMOS 트랜지스터(N1,N3)의 게이트단에 인가되면 PMOS(P1,P2)의 드레인 출력(D1,D2)은 제 6c 도와 같이 된다. 따라서 캐스캐이드 센스 증폭기의 출력과 반전출력은 제 6d 도와 같이 된다.
상기한 바와 같이 본 발명은 전력소모가 적고 속도가 빠른 효과가 있다.
Claims (1)
- 센스증폭기에 있어서, 하이 상태 전압이 게이트단에 인가되는 제1MOS 트랜지스터(N7), 하이 상태 전압이 게이트단에 인가되는 제2MOS 트랜지스터(P6), 상기 제1MOS 트랜지스터(N7)에 연결되는 제3MOS 트랜지스터(N5), 상기 제2NMOS 트랜지스터(P6)에 연결되는 제4NMOS 트랜지스터(N8), 상기 제1MOS 트랜지스터(N7)에 드레인단이 연결되며 상기 제2MOS 트랜지스터(P6)에 게이트단이 연결된 제5MOS 트랜지스터(N9), 상기 제2MOS 트랜지스터(P6)에 드레인단이 연결되어 상기 제1MOS 트랜지스터(N7)에 게이트단이 연결된 제6MOS 트랜지스터(N10), 상기 제5 및 6MOS 트랜지스터(N9,N10)에 연결된 제7MOS 트랜지스터(N11)로 구성됨을 특징으로 하는 센스 증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910005620A KR930008315B1 (ko) | 1991-04-09 | 1991-04-09 | 센스 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910005620A KR930008315B1 (ko) | 1991-04-09 | 1991-04-09 | 센스 증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920020502A KR920020502A (ko) | 1992-11-21 |
| KR930008315B1 true KR930008315B1 (ko) | 1993-08-27 |
Family
ID=19313036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910005620A KR930008315B1 (ko) | 1991-04-09 | 1991-04-09 | 센스 증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930008315B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101442302B1 (ko) * | 2009-12-07 | 2014-09-19 | 세이코 인스트루 가부시키가이샤 | 물리량 센서 |
-
1991
- 1991-04-09 KR KR1019910005620A patent/KR930008315B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101442302B1 (ko) * | 2009-12-07 | 2014-09-19 | 세이코 인스트루 가부시키가이샤 | 물리량 센서 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020502A (ko) | 1992-11-21 |
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