KR970006626B1 - 고속 d- 플립플롭 회로 - Google Patents

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Abstract

내용없음.

Description

고속 D-플립플롭 회로
제1도는 종래의 D-플립플롭 회로도.
제2도는 본 발명에 의한 D-플립플롭 회로도.
* 도면의 주요부분에 대한 부호의 설명
INT1 : 인버터 TP1~TP4 : P-MOS 트랜지스터
TN1~TN5 : N-MOS 트랜지스터
본 발명은 고속 D-플립플롭 회로에 관한 것으로, 특히 지연시간을 줄이고, 에지감도(edge sensitivity)를 향상시켜 고속 디바이스 설계에 적용할 수 있는 고속 D-플립플롭의 회로에 관한 것이다.
제1도는 종래의 고속 D-플립플롭 회로를 나타낸 것으로, 입력신호(D)를 반전시키는 제1인버터(N1)와, 클릭신호(CP)를 반전시키는 제2인버터(N2)와, 상기 제2인버터(N2)의 출력신호를 반전시키는 제3인버터(N3)와, 상기 제2, 제3인버터(N2,N3)의 출력신호를 각각 제어단자로 인가받아 상기 제1인버터(N1)의 출력신호를 스위칭하는 제2P-MOS 및 제2N-MOS트랜지스터(MP2, MN2)와, 상기 제2P-MOS 및 제2 N-MOS 트랜지스터(MP2, MN2)의 출력신호를 반전시켜 출력단자(Q)로 출력하는 제4인버터(N4)와, 상기 제4인버터(N4)의 출력신호를 반전시켜 출력단자(QB)로 출력하는 제5인버터(N5)와, 상기 제2, 제3인버터(N2, N3)의 출력신호를 각각 제어단자로 인가받아 입력단자로 인가되는 상기 제5인버터(N5)의 출력신호를 스위칭하는 제1P-MOS 및 제1N-MOS 트랜지스터(MP1, MN1)로 구성되어 있다.
상기와 같은 구성을 갖는 종래의 D-플립플롭 회로는 입력단자(D)에 로우신호가 인가되고 클럭신호가 로우상태이면 입력신호는 제1인버터(N1)에 의해 하이신호로 반전되어 제2P-MOS 및 제2N-MOS 트랜지스터(MP2, MN2)의 입력단에 인가된다.
한편, 로우상태의 클럭신호는 제2인버터(N2)에 의해 하이상태로 반전되어 제1 N-MOS, 제2P-MOS 트랜지스터(MN1, MP2)의 제어단에 인가되고, 또한 상기 제2 인버터(N2)의 출력신호는 제3인버터(N3)에 의해 로우상태로 반전되어 제1P-MOS, 제2N-MOS 트랜지스터(MP1, MN2)의 제어단에 각각 인가된다.
상기와 같이 트랜지스터(MN1, MN2, MP1, MP2)에 스위칭 제어신호가 인가됨에 따라 트랜지스터(MP1, MN1)가 온되므로 기존에 가지고 있던 신호를 계속 출력하게 된다.
그러나, 클럭신호가 로우상태에서 하이상태로 전환되는 상승에지(rising edge)에서는 하이상태의 클럭신호가 제2인버터(N2)에 의해 로우상태로 반전되어 제1N-MOS, 제2P-MOS 트랜지스터(MN1, MP2)의 제어단에 인가되고, 또한 상기 제2인버터(N2)의 출력신호는 제3인버터(N3)에 의해 하이상태로 반전되어 제1P-MOS, 제2 N-MOS 트랜지스터(MP1, MN2)의 제어단에 각각 인가된다.
트랜지스터(MN1, MN2, MP2, MP2)에 스위칭 제어신호가 인가됨에 따라 제1인버터(N1)에 의해 로우신호로 반전된 신호가 트랜지스터(MP2, MN2)의 출력단을 통해 출력된다.
상기와 같이 출력된 로우신호는 제4인버터(N4)에 의해 반전되어 출력단자(Q)로 출력되고, 또한 상기 제4인버터(N4)의 출력신호는 제5인버터(N5)에 의해 반전되어 로우상태의 신호가 출력단자(QB)를 통해 출력된다.
그러나, 상기와 같은 종래의 D-플립플롭 회로는 인버터(N4, N5)를 이용한 래치구성을 갖음에 따라 상기 래치가 동작하기 위한 지연시간이 소요되고, 또한 트랜지스터의 스위칭 동작을 제어하기 위해 클럭신호를 반전함에 따라 구성이 복잡하여 고속의 디바이스 회로설계에 적용하기 어렵다는 문제점이 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 지연시간을 줄이고 에지감도(edge sensitivity)를 향상시켜 고속 디바이스 설계에 적용할 수 있는 고속 D-플립플롭 회로를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 클럭신호에 따라 구동전압을 스위칭하는 제1 및 제3P-MOS 트랜지스터와, 입력신호에 따라 상기 제1P-MOS 트랜지스터의 출력신호를 스위칭하는 제2P-MOS 트랜지스터와, 입력신호에 따라 상기 제2 P-MOS 트랜지스터의 출력신호를 스위칭하는 제1N-MOS 트랜지스터와, 상기 제2 P-MOS 트랜지스터의 출력신호에 따라 제3P-MOS 트랜지스터의 출력신호를 스위칭하는 제2N-MOS 트랜지스터와, 상기 클럭신호에 따라 제2N-MOS 트랜지스터의 출력신호를 스위칭하는 제3N-MOS 트랜지스터와, 상기 제3P-MOS 트랜지스터의 출력신호에 따라 구동전압을 스위칭하는 제4P-MOS 트랜지스터의 출력신호를 스위칭하는 제4N-MOS 트랜지스터와, 상기 클럭신호에 따라 제4N-MOS 트랜지스터와, 상기 제3P-MOS 트랜지스터의 출력신호에 따라 제4P-MOS 트랜지스터의 출력신호를 스위칭하는 제5N-MOS 트랜지스터와, 상기 제4P-MOS 트랜지스터의 출력신호를 반전하여 출력단자로 출력하는 인버터를 구비하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 일실시예의 구성을 나타낸 것으로, 클럭신호(CP)에 따라 구동전압(VDD)을 스위칭하는 제1 및 제3P-MOS 트랜지스터(TP1,TP3)와, 입력신호(D)에 따라 상기 제1P-MOS 트랜지스터(TP1)의 출력신호를 스위칭하는 제2P-MOS 트랜지스터(TP2)와, 입력신호(D)에 따라 상기 제2P-MOS 트랜지스터(TP2)의 출력신호를 스위칭하는 제1N-MOS 트랜지스터(TN1)와, 상기 제2P-MOS 트랜지스터(TP2)의 출력신호에 따라 제3P-MOS 트랜지스터(TP3)의 출력신호를 스위칭하는 제2 N-MOS 트랜지스터(TN2)와, 상기 클럭신호(CP)에 따라 제2 N-MOS 트랜지스터(TP2)의 출력신호를 스위칭하는 제3N-MOS 트랜지스터(TN3)와, 상기 제3P-MOS 트랜지스터(TP3)의 출력신호에 따라 구동전압(VDD)을 스위칭하는 제4P-MOS 트랜지스터(TP4)와, 상기 제3P-MOS 트랜지스터(TP3)의 출력신호에 따라 제4P-MOS 트랜지스터(TP4)의 출력신호를 스위칭하는 제4N-MOS 트랜지스터(TN4)와, 상기 클럭신호(CP)에 따라 제4N-MOS 트랜지스터(TN4)의 출력신호를 스위칭하는 제5N-MOS 트랜지스터(TN5)와, 상기 제4P-MOS 트랜지스터(TP4)의 출력신호를 반전하여 출력단자(Q)로 출력하는 인버터(INT1)로 구성되어 있다.
다음에는 상기와 같은 구성을 갖는 본 발명의 작용 및 효과를 상세히 설명한다.
로우상태의 입력신호(D)와 로우상태의 클럭신호(CP)가 인가되면 제1, 제2 P-MOS 트랜지스터(TP1,TP2)는 온되고 제1N-MOS 트랜지스터(TN1)는 오프되어 제2P-MOS 트랜지스터(TP2)의 출력단에는 하이신호가 출력된다.
한편, 제3P-MOS 트랜지스터(TP3)의 제어단에는 로우신호가, 제2N-MOS 트랜지스터(TN2)의 제어단에는 하이신호가, 제3N-MOS 트랜지스터(TN3)의 제어단에는 로우신호가 인가됨에 따라 트랜지스터(TP3,TN2)는 온되며 제3N-MOS 트랜지스터(TN3)는 오프되어 제3P-MOS 트랜지스터(TP3)의 출력단에는 하이신호가 출력된다.
이에 따라 트랜지스터(TP4,TN4)의 제어단에는 하이신호가 인가되고 제5N-MOS 트랜지스터(TN5)의 제어단에는 로우신호가 인가되어 트랜지스터(TP4,TN5)는 오프되고 제4N-MOS 트랜지스터(TN4)는 온되어 기존에 가지고 있던 데이터를 계속 출력하게 된다.
상기와 같은 상태에서 클럭신호(CP)가 로우상태에서 하이상태로 변하는 상승에지(rising edge)가 되면 트랜지스터(TP1,TN1)는 오프되고 제2P-MOS 트랜지스터(TP2)는 온되어 기존에 갖고 있던 하이신호가 그대로 제2N-MOS 트랜지스터(TN2)의 제어단에 인가된다.
한편, 트랜지스터(TP3,TN3)의 제어단에는 하이신호가 인가됨에 따라 제3P-MOS 트랜지스터(TP3)는 오프되고 트랜지스터(TN2,TN3)는 온되어 로우상태의 구동전압(VSS)이 상기 트랜지스터(TN2,TN3)를 통해 트랜지스터(TP4,TN4)의 제어단에 인가되고 제5N-MOS 트랜지스터(TN5)의 제어단에는 로우상태의 클럭신호가 인가되어 제4P-MOS 트랜지스터(TP4)는 온되고 제4, 제5N-MOS 트랜지스터(TN4,TN5)는 오프되어 하이신호가 출력단자(QB)로 출력되고, 또한 상기 하이신호는 인버터(INT1)에 의해 반전되어 출력단자(Q)로 출력된다.
상기와 같이 본 발명은 사용소자를 최소화하여 지연시간을 줄이고 에지감도(edge sensitivity)를 향상시켰을 뿐만 아니라 소자수의 감소에 따라 크기가 감소하여 고속 디바이스 설계에 적용이 용이하다.

Claims (1)

  1. 클럭신호(CP)에 따라 구동전압(VDD)을 스위칭하는 제1 및 제3P-MOS 트랜지스터(TP1,TP3); 입력신호(D)에 따라 상기 제1P-MOS 트랜지스터(TP1)의 출력신호를 스위칭하는 제2P-MOS 트랜지스터(TP2); 입력신호(D)에 따라 상기 제2P-MOS 트랜지스터(TP2)의 출력신호를 스위칭하는 제1N-MOS 트랜지스터(TN1); 상기 제2P-MOS 트랜지스터(TP2)의 출력신호에 따라 제3P-MOS 트랜지스터(TP3)의 출력신호를 스위칭하는 제2N-MOS 트랜지스터(TN2); 상기 클럭신호(CP)에 따라 제2N-MOS 트랜지스터(TP2)의 출력신호를 스위칭하는 제3N-MOS 트랜지스터(TN3); 상기 제3P-MOS 트랜지스터(TP3)의 출력신호에 따라 구동전압(VDD)을 스위칭하는 제4P-MOS 트랜지스터(TP4); 상기 제3 P-MOS 트랜지스터(TP3)의 출력신호에 따라 제4P-MOS 트랜지스터(TP4)의 출력신호를 스위칭하는 제4N-MOS 트랜지스터(TN4); 상기 클럭신호(CP)에 따라 제4N-MOS 트랜지스터(TN4)의 출력신호를 스위칭하는 제5N-MOS 트랜지스터(TN5); 상기 제4P-MOS 트랜지스터(TP4)의 출력신호를 반전하여 출력단자(Q)로 출력하는 인버터(INT1)를 구비하는 것을 특징으로 하는 고속 D-플립플롭 회로.
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