KR100379607B1 - 래치 회로 - Google Patents

래치 회로 Download PDF

Info

Publication number
KR100379607B1
KR100379607B1 KR10-1999-0044567A KR19990044567A KR100379607B1 KR 100379607 B1 KR100379607 B1 KR 100379607B1 KR 19990044567 A KR19990044567 A KR 19990044567A KR 100379607 B1 KR100379607 B1 KR 100379607B1
Authority
KR
South Korea
Prior art keywords
mos transistor
circuit
inverter
well
gate electrode
Prior art date
Application number
KR10-1999-0044567A
Other languages
English (en)
Other versions
KR20000029081A (ko
Inventor
야오이요시후미
사토유이치
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20000029081A publication Critical patent/KR20000029081A/ko
Application granted granted Critical
Publication of KR100379607B1 publication Critical patent/KR100379607B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Shift Register Type Memory (AREA)
  • Logic Circuits (AREA)

Abstract

래치 회로는, 신호를 수신하는 제1 전극, 상기 신호를 출력하는 제2 전극, 게이트 전극, 및 P-웰을 갖는 N-MOS 트랜지스터; 및 입출력 단자를 포함하는 제1 인버터를 포함하는 제1 회로를 구비한다. 상기 N-MOS 트랜지스터의 제2 전극은 상기 제1 인버터의 입력단자에 전기적으로 접속되고, 상기 N-MOS 트랜지스터의 게이트 전극은 이 N-MOS 트랜지스터의 P-웰에 전기적으로 접속된다.

Description

래치 회로{LATCH CIRCUIT}
본 발명은 MOSFET로 구성되는 D형 래치 회로 및 D형 플립-플롭 회로에 관한 것이다.
도 6은 종래의 다이나믹 D형 플립-플롭 회로(30)의 구성을 도시한 것이다.
다이나믹 D형 플립-플롭 회로(30)는 마스터 래치(31)와 슬레이브 래치(32)를 포함한다. 상기 마스터 래치(31)는 트랜스퍼 게이트(23) 및 인버터(24)를 포함하고, 슬레이브 래치(32)는 트랜스퍼 게이트(25) 및 인버터(26)를 포함한다.
도 7은 도 6에 도시한 트랜스퍼 게이트(23,25)의 구성을 도시한 것이다. 도 7에 나타낸 트랜스퍼 게이트는 p-채널 MOSFET(27)(이하, P-MOS 트랜지스터라 함) 및 n-채널 MOSFET(28)(이하, N-MOS 트랜지스터라 함)를 포함한다. 상기 P-MOS 트랜지스터(27)의 소스와 드레인은 N-MOS 트랜지스터(28)의 소스 및 드레인에 접속된다.
도 7에 있어서, 입력신호 S가 하이 레벨(이하, H 레벨이라 함)이면, 입력신호 S의 반전 입력신호 -S는 로우 레벨(이하, L 레벨이라 함)로 된다. 이 경우, P-MOS 트랜지스터(27)와 N-MOS 트랜지스터(28)는 개방 상태이기 때문에, 트랜스퍼 게이트에 입력되는 신호 A는 트랜스퍼 게이트로부터 신호 Y로 출력된다.
입력신호 S가 L 레벨이면, 반전 입력신호 -S가 H 레벨로 된다. 이 경우, P-MOS 트랜지스터(27)와 N-MOS 트랜지스터(28)는 폐 상태이기 때문에, 트랜스퍼 게이트에 입력되는 신호 A는 트랜스퍼 게이트로부터 출력되지 않는다.
도 8은 인버터의 구성을 나타낸다. 도 8에 보인 인버터는 P-MOS 트랜지스터(29)와 N-MOS 트랜지스터(30)를 포함한다. 상기 P-MOS 트랜지스터(29)의 게이트는 N-MOS 트랜지스터(30)의 게이트에 접속된다. P-MOS 트랜지스터(29)의 소스는 전원 VDD에 접속되고, N-MOS 트랜지스터(30)의 소스는 그라운드 GND에 접속된다. 상기 P-MOS 트랜지스터(29)의 드레인은 N-MOS 트랜지스터(30)의 드레인에 접속된다.
도 6에 보인 다이나믹 D형 플립-플롭 회로(30)는 클록신호 BCK 및 -BCK를 수신한다. 도 9는 클록신호 BCK 및 -BCK를 발생하기 위한 클록발생회로를 나타낸다. 도 9에 보인 클록발생회로는 인버터(51,52)를 포함한다. 도 9에 보인 클록발생회로는 클록신호 CK로부터 클록신호 BCK 및 -BCK를 발생한다.
도 10은 종래의 스테이틱 D형 플립-플롭 회로(60)의 구성을 도시한다. 이 스테이틱 D형 플립-플롭 회로(60)는 마스터 래치(61)와 슬레이브 래치(62)를 포함한다. 마스터 래치(61)는 트랜스퍼 게이트(35,38), 및 인버터(36,37)를 포함한다. 슬레이브 래치(62)는 트랜스퍼 게이트(39,32), 및 인버터(40,41)를 포함한다. 상기 트랜스퍼 게이트(35,38,39,42)는 도 7에 보인 구성과 동일하다.
상기 종래의 스테이틱 D형 플립-플롭 회로(60)는 도 6에 보인 스테이틱 D형 플립-플롭 회로(30)와 동일하게 동작한다. 그러나, 예컨대, 스테이틱 D형 플립-플롭 회로(60)의 트랜스퍼 게이트(35)가 폐 상태에 있으면, 트랜스퍼 게이트(38)는 신호를 홀드하면서 개방 상태로 되며, 이 신호는 트랜스퍼 게이트(38) 및인버터(36,37)의 회로에 있어서, 개방 상태 직전에 트랜스퍼 게이트(36)에 입력된다. 따라서, 트랜스퍼 게이트(35)가 폐 상태에 있어도, 개방 상태 직전에 트랜스퍼 게이트(36)에 입력된 신호는 마스터 래치(61)로부터 출력된다. 이는 슬레이브 래치(62)에 인가된다.
상기 종래의 플립-플롭 회로(30,60)는 극성이 반전되는 클록 신호 BCK 및 -BCK를 필요로 한다. 클록 신호 CK를 사용하여 클록 신호 BCK 및 -BCK를 얻기 위해서는, 도 9에 보인 클록발생회로, 즉 인버터가 필요하게 된다.
본 발명에 의한 래치 회로는, 신호를 수신하는 제1 전극, 상기 신호를 출력하는 제2 전극, 게이트 전극, 및 P-웰을 갖는 N-MOS 트랜지스터; 및 입출력 단자를 포함하는 제1 인버터를 포함하는 제1 회로를 구비하며, 상기 N-MOS 트랜지스터의 제2 전극은 상기 제1 인버터의 입력단자에 전기적으로 접속되고, 상기 N-MOS 트랜지스터의 게이트 전극은 이 N-MOS 트랜지스터의 P-웰에 전기적으로 접속된다.
본 발명에 의한 다른 래치 회로는, 신호를 수신하는 제1 전극, 상기 신호를 출력하는 제2 전극, 게이트 전극, 및 N-웰을 갖는 P-MOS 트랜지스터; 및 입출력 단자를 포함하는 제1 인버터를 구비한다. 상기 P-MOS 트랜지스터의 제2 전극은 상기 제1 인버터의 입력단자에 전기적으로 접속되고, 상기 P-MOS 트랜지스터의 게이트 전극은 이 P-MOS 트랜지스터의 N-웰에 전기적으로 접속된다.
본 발명의 1 실시예에 있어서, 래치 회로는, 신호를 수신하는 제1 전극, 상기 신호를 출력하는 제2 전극, 게이트 전극, 및 N-웰을 갖는 P-MOS 트랜지스터; 및입출력 단자를 포함하는 제2 인버터를 포함하는 제2 회로를 더 구비한다. 상기 P-MOS 트랜지스터의 제2 전극은 상기 제2 인버터의 입력단자에 전기적으로 접속되고, 상기 P-MOS 트랜지스터의 게이트 전극은 이 P-MOS 트랜지스터의 N-웰에 전기적으로 접속된다.
본 발명의 1 실시예에 있어서, 상기 제1 회로는 마스터 래치로 기능하고 상기 제2 회로는 슬레이브 래치로 기능하며, 제1 또는 제2 레벨을 갖는 클록 신호가 상기 제1 및 제2 회로에 입력되고, 상기 제1 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되고, 상기 제1 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되고, 상기 제2 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되며, 상기 제2 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 된다.
본 발명의 1 실시예에 있어서, 상기 제1 회로는 슬레이브 래치로 기능하고 상기 제2 회로는 마스터 래치로 기능하며, 제1 또는 제2 레벨을 갖는 클록 신호가 상기 제1 및 제2 회로에 입력되고, 상기 제1 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되고, 상기 제1 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되고, 상기 제2 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되며, 상기 제2 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 된다.
본 발명의 1 실시예에 있어서, 상기 제1 인버터는 P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함한다.
본 발명의 1 실시예에 있어서, 상기 제2 인버터는 P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함한다.
본 발명의 1 실시예에 있어서, 상기 제1 회로에 포함된 N-MOS 트랜지스터의 임계 전압의 절대치는 상기 제1 인버터에 포함된 P-MOS 트랜지스터의 임계 전압의 절대치보다 작다.
본 발명의 1 실시예에 있어서, 상기 제2 회로에 포함된 P-MOS 트랜지스터의 임계 전압의 절대치는 상기 제2 인버터에 포함된 N-MOS 트랜지스터의 임계 전압의 절대치보다 작다.
본 발명의 1 실시예에 있어서, 상기 제1 인버터는, P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하고, 상기 제2 인버터는, P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하며, 상기 제1 및 제2 인버터에 포함된 N-MOS 트랜지스터의 P-웰은 각각 상기 제1 및 제2 인버터에 포함된 N-MOS 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제1 및 제2 인버터에 포함된 P-MOS 트랜지스터의 N-웰은 각각 상기 제1 및 제2 인버터에 포함된 P-MOS 트랜지스터의 게이트 전극에 전기적으로 접속된다.
본 발명의 1 실시예에 있어서, 상기 클록 신호는 하나의 위상 및 하나의 극성을 갖는다.
이하, 본 발명의 작용을 설명한다.
본 발명에 의한 래치 회로에 있어서, N-MOS트랜지스터의 게이트 전극과 P-웰은 서로 전기적으로 접속되어 있다. 이와 같은 N-MOS트랜지스터가 폐 상태에 있으면, 일반적인 N-MOS트랜지스터와 동일한 임계전압을 갖는다. N-MOS트랜지스터가 개방 상태에 있으면, 일반적인 N-MOS 트랜지스터보다 작은 임계전압을 갖는다. 따라서, 개방상태에서 트랜스퍼 게이트로 기능하는 N-MOS트랜지스터의 임계전압의 절대치는 트랜스퍼 게이트 후단에 위치된 인버터에 포함된 P-MOS트랜지스터의 임계전압의 절대치보다 작다. 따라서, 트랜스퍼 게이트로 작용하는 N-MOS트랜지스터로부터 H 레벨을 갖는 출력신호의 전압은 저하되는 것이 충분히 방지된다.
그 결과, N-MOS 트랜지스터 후단에 접속된 인버터를 통과하는 전류는 실질적으로 억제된다. 본 발명에 의한 래치 회로에 있어서, 소비전력은 크게 감소될 수 있다.
본 발명에 의한 다른 래치 회로에 있어서, P-MOS트랜지스터의 게이트 전극과 N-웰은 서로 전기적으로 접속되어 있다. 이와 같은 P-MOS트랜지스터가 폐 상태에 있으면, 일반적인 N-MOS트랜지스터와 동일한 임계전압을 갖는다. 그의 게이트 전극과 N-웰이 서로 전기적으로 접속되어 있는 P-MOS트랜지스터가 개방 상태에 있으면, 일반적인 P-MOS트랜지스터보다 작은 임계전압을 갖는다. 따라서, 개방상태에서 트랜스퍼 게이트로 기능하는 P-MOS트랜지스터의 임계전압의 절대치는 트랜스퍼 게이트 후단에 위치된 인버터에 포함된 N-MOS트랜지스터의 임계전압의 절대치보다 작다. 따라서, 트랜스퍼 게이트로 작용하는 P-MOS트랜지스터로부터 L 레벨을 갖는출력신호의 전압은 증가되는 것이 충분히 방지된다. 그 결과, 인버터를 통과하는 전류에 의해 야기되는 소비전력이 크게 감소될 수 있다. 또한, P-MOS트랜지스터가 개방상태에 있으면, 누설전류가 실질적으로 없게 된다.
이에 따라, 본 발명은 소수의 소자를 포함하고 저소비전력을 요하는 래치 회로 및 플립-플롭 회로를 제공할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예 1에 의한 다이나믹 플립-플롭 회로를 도시한 도면이다.
도 2A는 도 1에 도시한 P-DTMOS 트랜지스터를 나타내는 기호를 보인 도면이다.
도 2B는 도 1에 도시한 P-DTMOS 트랜지스터의 구성을 도시한 도면이다.
도 3A는 도 1에 도시한 N-DTMOS 트랜지스터를 나타낸 기호를 보인 도면이다.
도 3B는 도 1에 도시한 N-DTMOS 트랜지스터의 구성을 도시한 도면이다.
도 4A는 도 1에 도시한 인버터를 나타내는 기호를 보인 도면이다.
도 4B는 도 1에 도시한 인버터의 구성을 도시한 도면이다.
도 5는 본 발명의 실시예 2에 의한 스테이틱 플립-플롭 회로를 도시한 도면이다.
도 6은 종래의 다이나믹 플립-플롭 회로를 도시한 도면이다.
도 7은 도 6에 도시한 트랜스퍼 게이트의 구성을 도시한 도면이다.
도 8은 도 6에 도시한 인버터의 구성을 도시한 도면이다.
도 9는 클록신호 BCK 및 -BCK를 발생하기 위한 회로를 도시한 도면이다.
도 10은 종래 스테이틱 D형 플립-플롭 회로의 구성을 도시한 도면이다.
(실시예 1)
본 발명의 실시예 1에 의한 다이나믹 D형 플립-플롭 회로를 도 1, 2A, 2B, 3A, 3B, 4A 및 4B를 참조하여 설명한다.
도 1은 실시예 1의 다이나믹 플립-플롭 회로를 도시한다.
다이나믹 D형 플립-플롭 회로(10)는 마스터 래치(1) 및 슬레이브 래치(2)를 포함한다. 마스터 래치(1)는 P형 다이나믹 스레숄드(dynamic threshold : DT) MOS 트랜지스터(3)(이하, P-DTMOS 트랜지스터라 함)인 트랜스퍼 게이트, 및 인버터(4)를 포함한다. 슬레이브 래치(2)는, N형 DTMOS 트랜지스터(5)(이하, N-DTMOS 트랜지스터라 함)인 트랜스퍼 게이트, 및 인버터(6)를 포함한다.
상기 P-형 DTMOS 트랜지스터(3) 및 N-형 DTMOS 트랜지스터(5)를 도 2A 내지 3B를 참조하여 이하에 설명한다.
도 2A는 P-DTMOS 트랜지스터(3)를 표시하는 기호를 보인 도면이고, 도 2B는 P-DTMOS 트랜지스터(3)의 구성을 도시한 도면이다. 상기 P-DTMOS 트랜지스터는 소스, 드레인, 게이트, 및 게이트 절연체를 포함한다. 소스는 P+형이다. 드레인은 P+형이다. 액티브 영역은 N-웰 형이다. P-DTMOS 트랜지스터에 있어서, N-웰은 게이트에 전기적으로 접속된다.
도 3A는 N-DTMOS 트랜지스터(5)를 표시하는 기호를 보인 도면이고, 도 3B는 N-DTMOS 트랜지스터(5)의 구성을 도시한 도면이다. 상기 N-DTMOS 트랜지스터는 소스, 드레인, 게이트, 및 게이트 절연체를 포함한다. 소스는 N+형이다. 드레인은 N+형이다. 액티브 영역은 P-웰 형이다. N-DTMOS 트랜지스터에 있어서, P-웰은 게이트에 전기적으로 접속된다. 상기한 바와 같이, DTMOS 트랜지스터는 액티브 영역을 포함하는 웰이 게이트에 전기적으로 접속되도록 되어 있다.
도 1에 있어서, P-DTMOS 트랜지스터(3)는 그의 게이트에서 클록신호 CK를 수신한다. P-DTMOS 트랜지스터(3)는 또한, 입력 데이터 신호 D를 수신하고, 상기 클록신호 CK에 따라 인버터(4)에 상기 데이터 신호를 출력한다. 인버터(4)는 수신된 신호를 반전시켜 반전신호 M을 출력한다.
N-DTMOS 트랜지스터(5)는 그의 게이트에서 클록신호 CK를 수신한다. N-DTMOS 트랜지스터(5)는 또한, 신호 M을 수신하고, 상기 클록신호 CK에 따라 인버터(6)에 상기 신호 M을 출력한다. 인버터(6)는 수신된 신호를 반전시키고 그 반전신호 Q를 출력한다.
실시예 1에서, 인버터(4,6)는 DTMOS 트랜지스터로 구성될 수도 있다. 도4A는 인버터(4,6)를 표시하는 기호를 나타내고, 도 4B는 인버터(4,6)의 특정 구성을나타낸다. 인버터(4,6)는 각각, P-DTMOS 트랜지스터(7) 및 N-DTMOS 트랜지스터(8)를 포함한다.
임계전압 Vthpoff는 P-MOS 트랜지스터의 N-웰이 전원에 접속되었을 때 P-MOS 트랜지스터의 임계전압으로 정의된다. 임계전압 Vthpon은 P-MOS 트랜지스터의 N-웰이 그라운드에 접속되었을 때 P-MOS 트랜지스터의 임계전압으로 정의된다. 임계전압 Vthnoff는 N-MOS 트랜지스터의 P-웰이 그라운드에 접속되었을 때 N-MOS 트랜지스터의 임계전압으로 정의된다. 임계전압 Vthnon은 N-MOS 트랜지스터의 P-웰이 전원에 접속되었을 때 N-MOS 트랜지스터의 임계전압으로 정의된다.
상기한 바와 같이, 마스터 래치(1)는 P-DTMOS 트랜지스터(3)를 포함하고, 인버터(4)는 P-DTMOS 트랜지스터 및 N-DTMOS 트랜지스터를 포함한다. 인버터(4)의, 개방 상태에서 P-DTMOS 트랜지스터(3)의 임계전압 Vthpon과 폐 상태에서 N-DTMOS 트랜지스터의 임계전압 Vthnoff사이의 관계는 다음과 같다.
｜Vthpon(P-DTMOS 트랜지스터(3)의 임계전압)｜＜｜Vthnoff(인버터(4)의 N-DTMOS 트랜지스터의 임계전압)｜
따라서, 인버터(4)가 접지전압보다 큰 P-DTMOS 트랜지스터(3)의 임계전압의 절대치 ｜Vthpon｜인 L 레벨을 갖는 데이터 신호 D를 수신한 경우, 마스터 래치(1)에 있어서 인버터(4)의 N-DTMOS 트랜지스터(4)를 가로질러 통과하는 전류는 없다.
슬레이브 래치(2)는 N-DTMOS 트랜지스터(5)를 포함하고, 인버터(6)는 P-DTMOS 트랜지스터 및 N-DTMOS 트랜지스터를 포함한다. 인버터(6)의, 개방 상태에서 N-DTMOS 트랜지스터(5)의 임계전압 Vthnon과 폐 상태에서 P-DTMOS 트랜지스터의 임계전압 Vthpoff사이의 관계는 다음과 같다.
｜Vthnon(P-DTMOS 트랜지스터(5)의 임계전압)｜＜｜Vthpoff(인버터(6)의 P-DTMOS 트랜지스터의 임계전압)｜
따라서, 인버터(6)가 전원전압 이하의 N-DTMOS 트랜지스터(5)의 임계전압의 절대치 ｜Vthnon｜인 H 레벨을 갖는 입력 데이터 신호 M을 수신한 경우, 래치(2)에 포함된 인버터(6)의 P-DTMOS 트랜지스터(4)를 가로질러 통과하는 전류는 없다.
이에 따라, 인버터(4,6)에 의한 소비전력이 크게 감소된다.
실시예 1의 다이나믹 D형 플립-플롭 회로(10)에 있어서, 트랜스퍼 게이트(3,5)는 물론 인버터(4,6)는 DTMOS 트랜지스터를 포함한다. 따라서, 실시예 1의 다이나믹 D형 플립-플롭 회로(10)를 구동하기 위해 낮은 전원전압이 사용되더라도, 구동력이 높고 동작속도가 빠르다.
트랜스퍼 게이트에 포함된 DTMOS 트랜지스터가 인버터에 포함된 DTMOS 트랜지스터와 동일한 임계전압을 가질 경우, 인버터가 범용 MOS 트랜지스터로 구성되는 경우보다 인버터의 소비전력이 더욱 절감된다. 따라서, 소비전력이 속도보다 더 중요할 때, 범용 MOS 트랜지스터는, DTMOS 트랜지스터보다는 인버터를 구성하기 위해 사용되는 것이 보다 바람직하다.
도 9에 도시한 클럭발생회로와 다이나믹 플립-플롭 회로(30)(도 6)를 포함하는 종래의 플립-플롭 회로에 필요한 트랜지스터의 수는 12개이나, 실시예 1의 D형 플립-플롭 회로(10)는 6개이다. 따라서, 실시예 1의 다이나믹 D형 플립-플롭 회로(10)를 사용함으로써, 종래의 플립-플롭 회로에 비해 트랜지스터의 수를 크게 감소시킬 수 있다.
클록신호에 관한 입력신호를 발생하기 위한 트랜지스터 및 입력신호를 수신하기 위한 트랜지스터의 수는 종래 플립-플롭 회로에서는 8개이나, 실시예 1의 D형 플립-플롭 회로(10)는 2개이다. 따라서, 이 다이나믹 D형 플립-플롭 회로를 사용함으로써, 클록신호를 전송함으로써 야기되는 소비전력을 종래의 플립-플롭 회로에 비해 크게 감소시킬 수 있다.
종래 다이나믹 플립-플롭 회로(30)의 소자의 수는 트랜스퍼 게이트(25)로부터 P-MOS 트랜지스터(27)를 생략함으로써 감소될 수 있다. 그러나, 이는 다음과 같은 문제가 있다.
트랜스퍼 게이트(25)로 사용되는 N-MOS 트랜지스터(28)가 H 레벨을 갖는 신호를 출력할 때, 신호의 레벨이 N-MOS 트랜지스터(28)의 임계전압 Vthn만큼 전원전압 VDD으로부터 감소된다.
｜Vthn｜≥｜Vthp｜를 만족할 때(Vthp는 트랜스퍼 게이트(25) 후단에 위치된 인버터(26)의 P-MOS 트랜지스터의 임계전압), P-MOS 트랜지스터는 개방상태로 된다. 이는, 전원전압에서 그라운드까지 직류 경로를 야기하여 전류가 인버터(26)를 통과하게 한다.
트랜스퍼 게이트(25)로서 N-MOS 트랜지스터(28)의 임계전압 Vthn이 낮으면, 누설전류가 야기되어, N-MOS트랜지스터(28)로부터 출력되는 신호를 홀드하는 것이 불가능하게 된다.
이와 유사하게, 종래 다이나믹 플립-플롭 회로(30)의 소자의 수는 트랜스퍼 게이트(23)로부터 N-MOS 트랜지스터(28)를 생략함으로써 감소될 수 있다. 그러나, 이는 다음과 같은 문제가 있다.
트랜스퍼 게이트(23)로 사용되는 P-MOS 트랜지스터(27)가 L 레벨을 갖는 신호를 출력할 때, 신호의 레벨이 P-MOS 트랜지스터(27)의 임계전압의 절대치 ｜Vthp｜만큼 그라운드 전압으로부터 증가한다. ｜Vthp｜≥｜Vthn｜를 만족할 때(Vthn은 인버터(24)의 N-MOS 트랜지스터의 임계전압), 트랜스퍼 게이트 후단에 위치된 N-MOS 트랜지스터는 완전한 폐 상태에 있지 않게 된다. 이는, 전류가 인버터(24)를 통과하게 한다.
트랜스퍼 게이트(23)로서 P-MOS 트랜지스터(27)의 임계전압 Vthp가 낮으면, 누설전류가 야기되어, P-MOS트랜지스터(27)로부터 출력되는 신호를 홀드하는 것이 불가능하게 된다.
(실시예 2)
본 발명의 실시예 2에 의한 스테이틱 D형 플립-플롭 회로를 도 5를 참조하여 설명한다.
도 5는 실시예 2의 스테이틱 D형 플립-플롭 회로(20)를 도시한다.
스테이틱 D형 플립-플롭 회로(20)는 마스터 래치(21) 및 슬레이브 래치(22)를 포함한다. 마스터 래치(21)는 P-DTMOS 트랜지스터(11)와 N-DTMOS 트랜지스터(14), 및 인버터(12,13)를 포함한다. 슬레이브 래치(22)는, N-DTMOS 트랜지스터(15)와 P-DTMOS 트랜지스터(18), 및 인버터(16,17)를 포함한다.
상기 P-DTMOS 트랜지스터(11) 및 N-DTMOS 트랜지스터(14)는 각각 그의 게이트에서 클록신호 CK를 수신한다. P-DTMOS 트랜지스터(11)는 입력 데이터 신호 D를 수신하고, 상기 클록신호 CK에 따라 인버터(12)에 상기 수신된 신호를 출력한다. 인버터(12)는 수신된 신호를 반전시키고 그 반전신호 M을 출력한다.
N-DTMOS 트랜지스터(15) 및 P-DTMOS 트랜지스터(18)는 각각 그의 게이트에서 클록신호 CK를 수신한다. N-DTMOS 트랜지스터(15)는 신호 M을 수신하고, 클록신호 CK에 따라 인버터(16)에 수신된 신호를 출력한다. 인버터(16)는 수신된 신호를 반전시키고 그 반전신호를 출력 데이터 신호 Q로서 출력한다.
실시예 2에서, 인버터(12,13,16,17)는 도 4에 도시된 N-DTMOS 트랜지스터 및 P-DTMOS 트랜지스터(8)를 포함한다.
마스터 래치(21)는 ｜Vthpon(개방상태에서 P-DTMOS 트랜지스터(11)의 임계전압)｜＜｜Vthnoff(폐 상태에서 인버터(12)의 N-DTMOS 트랜지스터의 임계전압)｜을 만족한다. 슬레이브 래치(22)는 ｜Vthnon(개방상태에서 N-DTMOS 트랜지스터(15)의 임계전압)｜＜｜Vthpoff(폐 상태에서 인버터(16)의 P-DTMOS 트랜지스터의 임계전압)｜을 만족한다.
이는 전원에서 인버터(12) 및 인버터(16)를 가로질러 그라운드로 통하는 전류를 억제시킨다. 따라서, 인버터(12,16)의 소비 전력이 크게 절감된다.
실시예 2의 스테이틱 D형 플립-플롭 회로(20)에 포함된 모든 트랜지스터는 DTMOS 트랜지스터로 이루어질 수 있기 때문에, 낮은 전압에 의해 구동력이 높고 동작속도가 빠른 스테이틱 D형 플립-플롭 회로를 얻을 수 있다.
트랜스퍼 게이트에 포함된 DTMOS 트랜지스터가 인버터에 포함된 DTMOS 트랜지스터와 동일한 임계전압을 가질 경우, 인버터가 범용 MOS 트랜지스터로 구성되는 경우보다 인버터의 소비전력이 더욱 절감된다. 따라서, 소비전력이 속도보다 더 중요할 때, 범용 MOS 트랜지스터는, DTMOS 트랜지스터보다는 인버터를 구성하기 위해 사용되는 것이 보다 바람직하다.
또한, 실시예 2에서, N-DTMOS 트랜지스터(14)와 P-DTMOS 트랜지스터(18)는 신호의 신뢰도를 향상시키기 위한 피드백 회로에 포함된 트랜스퍼 게이트로서 사용된다. 따라서, 스테이틱 D형 플립-플롭 회로(20)는 도 1에 보인 다이나믹 D형 플립-플롭 회로(10)와 같이 하나의 위상과 하나의 극성을 갖는 클록신호만을 사용하여 동작한다.
스테이틱 플립-플롭 회로(60)(도 10)를 포함하는 종래의 플립-플롭 회로에 필요한 트랜지스터의 수 및 도 9에 도시한 클럭발생회로는 20개이나, 실시예 2의 스테이틱 D형 플립-플롭 회로(20)는 12개이다. 따라서, 실시예 2의 스테이틱 D형 플립-플롭 회로를 사용함으로써, 종래의 플립-플롭 회로에 비해 트랜지스터의 수를크게 감소시킬 수 있다.
클록신호에 관한 입력신호를 발생하기 위한 트랜지스터 및 입력신호를 수신하기 위한 트랜지스터의 수는 종래 플립-플롭 회로에서는 12개이나, 실시예 2의 스테이틱 D형 플립-플롭 회로(20)는 4개이다. 따라서, 이 스테이틱 D형 플립-플롭 회로(20)를 사용함으로써, 클록신호를 전송함으로써 야기되는 소비전력을 종래의 플립-플롭 회로에 비해 크게 감소시킬 수 있다.
본 발명은 플립-플롭 회로에 한정되지 않는다. 예컨대, 적어도 하나의 마스터 래치(1), 슬레이브 래치(2), 마스터 래치(21) 및 슬레이브 래치(22))가 단일의 독립적 래치회로로 사용될 수도 있다.
본 발명의 범위 및 정신에 벗어남이 없이 당업자들에 의해 다양한 다른 변경들이 실시될수 있다. 따라서, 첨부된 특허청구의 범위는 상기한 설명에 한정되지 않고, 더 넓게 해석되어야 한다.

Claims (13)

  1. 제1 회로를 구비한 래치회로로서,
    상기 제1 회로는, 신호를 수신하는 제1 전극과, 상기 신호를 출력하는 제2 전극과, 게이트 전극과, 상기 게이트 전극 및 제1 전위에 전기적으로 접속된 P-웰을 갖는 N-MOS 트랜지스터(5); 및 입출력 단자를 구비한 제1 인버터;를 포함하고,
    상기 제1 인버터의 입력단자는 N-MOS 트랜지스터의 제2 전극에 전기적으로 접속된 것을 특징으로 하는, 래치 회로.
  2. 제2 회로를 구비한 래치회로로서,
    상기 제2 회로는, 신호를 수신하는 제1 전극과, 상기 신호를 출력하는 제2 전극과, 게이트 전극과, 상기 게이트 전극 및 제1 전위에 전기적으로 접속된 N-웰을 갖는 P-MOS 트랜지스터(3); 및 입출력 단자를 구비한 제1 인버터;를 포함하고,
    상기 제1 인버터의 입력단자는 상기 P-MOS 트랜지스터의 제2 전극에 전기적으로 접속된 것을 특징으로 하는, 래치 회로.
  3. 제 1 항에 있어서, 신호를 수신하는 제1 전극, 상기 신호를 출력하는 제2 전극, 게이트 전극, 및 N-웰을 갖는 P-MOS 트랜지스터; 및 입출력 단자를 포함하는 제2 인버터를 포함하는 제2 회로를 더 구비하며,
    상기 P-MOS 트랜지스터의 제2 전극은 상기 제2 인버터의 입력단자에 전기적으로 접속되고; 상기 P-MOS 트랜지스터의 게이트 전극은 이 P-MOS 트랜지스터의 N-웰에 전기적으로 접속되는, 래치 회로.
  4. 제 3 항에 있어서, 상기 제1 회로는 마스터 래치로 기능하고 상기 제2 회로는 슬레이브 래치로 기능하며;
    제1 또는 제2 레벨을 갖는 클록 신호가 상기 제1 및 제2 회로에 입력되고;
    상기 제1 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되고;
    상기 제1 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되고;
    상기 제2 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되며;
    상기 제2 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되는, 래치 회로.
  5. 제 3 항에 있어서, 상기 제1 회로는 슬레이브 래치로 기능하고 상기 제2 회로는 마스터 래치로 기능하며;
    제1 또는 제2 레벨을 갖는 클록 신호가 상기 제1 및 제2 회로에 입력되고;
    상기 제1 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되고;
    상기 제1 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되고;
    상기 제2 회로는 상기 제1 레벨을 갖는 클록 신호를 수신할 때 폐 상태로 되며;
    상기 제2 회로는 상기 제2 레벨을 갖는 클록 신호를 수신할 때 개방 상태로 되는, 래치 회로.
  6. 제 1 항에 있어서, 상기 제1 인버터는 P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하는, 래치 회로.
  7. 제 3 항에 있어서, 상기 제2 인버터는 P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하는, 래치 회로.
  8. 제 6 항에 있어서, 상기 제1 회로에 포함된 N-MOS 트랜지스터의 임계 전압의 절대치는 상기 제1 인버터에 포함된 P-MOS 트랜지스터의 임계 전압의 절대치보다 작은, 래치 회로.
  9. 제 7 항에 있어서, 상기 제2 회로에 포함된 P-MOS 트랜지스터의 임계 전압의절대치는 상기 제2 인버터에 포함된 N-MOS 트랜지스터의 임계 전압의 절대치보다 작은, 래치 회로.
  10. 제 3 항에 있어서, 상기 제1 인버터는, P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하고;
    상기 제2 인버터는, P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하며;
    상기 제1 및 제2 인버터에 포함된 N-MOS 트랜지스터의 P-웰은 각각 상기 제1 및 제2 인버터에 포함된 N-MOS 트랜지스터의 게이트 전극에 전기적으로 접속되고;
    상기 제1 및 제2 인버터에 포함된 P-MOS 트랜지스터의 N-웰은 각각 상기 제1 및 제2 인버터에 포함된 P-MOS 트랜지스터의 게이트 전극에 전기적으로 접속되는, 래치 회로.
  11. 제 4 항에 있어서, 상기 클록 신호는 하나의 위상 및 하나의 극성을 갖는, 래치 회로.
  12. 제 5 항에 있어서, 상기 클록 신호는 하나의 위상 및 하나의 극성을 갖는, 래치 회로.
  13. 제 3 항에 있어서, 상기 제1 인버터는, P-웰과 게이트 전극을 갖는 N-MOS 트랜지스터, 및 N-웰과 게이트 전극을 갖는 P-MOS 트랜지스터를 포함하는, 래치 회로.
KR10-1999-0044567A 1998-10-15 1999-10-14 래치 회로 KR100379607B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29431098A JP3519001B2 (ja) 1998-10-15 1998-10-15 ラッチ回路およびフリップフロップ回路
JP10-294310 1998-10-15

Publications (2)

Publication Number Publication Date
KR20000029081A KR20000029081A (ko) 2000-05-25
KR100379607B1 true KR100379607B1 (ko) 2003-06-02

Family

ID=17806049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0044567A KR100379607B1 (ko) 1998-10-15 1999-10-14 래치 회로

Country Status (4)

Country Link
US (1) US6239639B1 (ko)
JP (1) JP3519001B2 (ko)
KR (1) KR100379607B1 (ko)
TW (1) TW462016B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
US20100176860A1 (en) * 2009-01-09 2010-07-15 Au Optronics Corporation Clocked D-type Flip Flop circuit
JP5284211B2 (ja) * 2009-07-23 2013-09-11 株式会社東芝 半導体集積回路
WO2011077908A1 (en) * 2009-12-23 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
RU2697745C1 (ru) * 2018-04-18 2019-08-19 ЭйАйСи ИНК. Интеллектуальная стойка и применяемый в ней способ управления ip-адресами
US11451217B2 (en) * 2019-10-28 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Match-slave latch with skewed clock
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit
US11303280B1 (en) 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739097B1 (en) * 1995-04-21 2004-04-07 Nippon Telegraph And Telephone Corporation MOSFET circuit and CMOS logic circuit using the same
US5854565A (en) * 1995-10-06 1998-12-29 Qualcomm Incorporated Low power latch requiring reduced circuit area
US5644266A (en) * 1995-11-13 1997-07-01 Chen; Ming-Jer Dynamic threshold voltage scheme for low voltage CMOS inverter
US6002284A (en) * 1996-04-24 1999-12-14 Texas Instruments Incorporated Split-slave dual-path D flip flop
US5982211A (en) * 1997-03-31 1999-11-09 Texas Instruments Incorporated Hybrid dual threshold transistor registers
JP3178799B2 (ja) 1997-04-18 2001-06-25 シャープ株式会社 Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置

Also Published As

Publication number Publication date
JP3519001B2 (ja) 2004-04-12
US6239639B1 (en) 2001-05-29
KR20000029081A (ko) 2000-05-25
JP2000124777A (ja) 2000-04-28
TW462016B (en) 2001-11-01

Similar Documents

Publication Publication Date Title
US5867049A (en) Zero setup time flip flop
KR970076808A (ko) 레벨 변이 및 전압 보호용 출력 구동 회로
US6040729A (en) Digital output buffer for multiple voltage system
US6472920B1 (en) High speed latch circuit
US6621306B2 (en) Random logic circuit
US6762957B2 (en) Low clock swing latch for dual-supply voltage design
US6072354A (en) Semiconductor device output buffer circuit for LSI
US5568429A (en) Low power data latch with overdriven clock signals
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
KR100379607B1 (ko) 래치 회로
KR20000020484A (ko) 반도체 집적 회로 장치의 입력 회로
KR0159324B1 (ko) 데이터 출력회로
KR100391991B1 (ko) 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치
KR790001774B1 (ko) 논리회로
KR100253591B1 (ko) 토글 플립-플롭 회로
JP3120492B2 (ja) 半導体集積回路
US6218867B1 (en) Pass transistor circuit
JP2936474B2 (ja) 半導体集積回路装置
JP3804647B2 (ja) 半導体集積回路
JP3093410B2 (ja) オープンドレイン型出力回路
KR0150227B1 (ko) 입력 회로
KR940005872Y1 (ko) 출력버퍼
KR100221611B1 (ko) 반도체 디바이스 입력회로
KR20000026260A (ko) 디-플립플롭 회로
KR100476868B1 (ko) 고속동작이가능한d플립플롭

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120302

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee