KR100253591B1 - 토글 플립-플롭 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에서 멀티플렉싱 어드레스 카운터를 구성할 때에 사용되는 토글 플립-플롭 회로에 관한 것으로, 외부로부터 직접 인가받은 클럭신호의 제어하에 극성이 서로 반대인 2개의 입력신호를 차동증폭하여 제1, 제2 노드로 출력하는 비교 증폭수단과, 상기 클럭신호의 제어하에 상기 제1, 제2 노드의 신호를 래치시키는 제1 래치수단과, 상기 제1, 제2 노드와 출력단자 사이에 접속되며 상기 제1 노드의 반전신호를 상기 제2 노드의 논리상태에 따라 래치시키는 제2 래치수단을 구비하므로써, 고속의 저전력 동작 및 전류소모의 감소를 실현하도록 한 토글 플립-플롭 회로에 관한 것이다.

Description

토글 플립-플롭 회로
본 발명은 반도체 메모리 소자에서 멀티플렉싱 어드레스 카운터를 구성할 때 사용되는 토글 플립-플롭 회로에 관한 것으로, 특히 고속의 저전력 동작 및 전력소모 감소를 실현한 토글 플립-플롭 회로에 관한 것이다.
일반적으로, 반도체 메모리장치는 저전압, 저소비 전력형을 지향하고 있는데, 종래의 토글 플립-플롭 회로는 1개의 N 채널 모스 트랜지스터와 1개의 P채널 모스 트랜지스터로 구성된 전달 게이트와 인버터를 복수개 사용하기 때문에, 이들 소자의 구동에 소모되는 전력의 낭비가 크며, 이들 소자의 연쇄동작으로 인해 동작속도가 저하되는 문제점이 발생한다. 또한, 전달 게이트룰 구성하는 N채널 모스 트랜지스터와 P 채널 모스 트랜지스터 각각의 문턱전압을 더한 값(Vtn+Vtp) 즉, 2Vt 이상이어야 정상동작이 가능하기 때문에, 동작 전압도 매우 높다고 할 수 있겠다.
제1도는 종래의 토글 플립-플롭 회로를 구성하는 디 플립-플롭(D flip-flop)회로의 블럭도를 나타낸 것으로, 클럭 펄스신호와 출력 데이타 신호의 보수값(/Q)을 입력으로 한는 입력 데이타 신호(D)를 입력신호로 해서 출력 데이타 신호(Q)를 출력한다.
동작은, 클럭 펄스(CLK)가 공급될 때, D입력이 '하이' 이면 플립-플롭은 세트(set)상태가 되고, D입력이 '로우'이면 플립-플롭은 리세트(reset)상태가 되며, 상기 D 입력이 인가되는 클럭 펄스의 펄스폭만큼 지연되어 클럭 펄스의 상승구간이 되는 리이딩에지(leading edge)나 하강구간이 되는 트레일링에지(trailing edge)중 한 부분에서만 주기적으로 Q출력을 변환시켜 출력한다.
제2도는 제1도에 블럭도로 도시된 디 플립-플롭(10,15) 회로 2개로 구현된 종래의 토글 플립-플롭 회로를 나타낸 것으로, 상기 디 플립-플롭(10,15)은 각각 토글 플립-플롭의 마스터부와 슬레이브부로 동작하게 된다.
그 세부구성은 클럭신호(CLK)의 인가단과 제1 노드(N1)사이에 연결된 제1 인버터(I1)와, 상기 제1 노드(N1)의 전위를 반전시켜 제2 노드(N2)로 전달하는 제2 인버터(I2)와, D 입력신호를 제3 노드(N3)로 전달하기 위해 상기 제1 노드(N1)과 제2 노드(N2)사이에 연결된 제1 전달 게이트(MT1)와, 상기 제3 노드(N3)의 전위를 래치시키기 위해 제3 노드(N3)와 제4 노드(N4) 사이에 연결된 제3 인버터(I3)와, 제4 노드(N4)와 제5 노드(N5) 사이에 연결된 제4 인버터(I4)와, 상기 제5 노드(N5)의 전위를 제3 노드(N3)로 피드백시켜 전달하기 위해 제1 노드(N1)와 제2 노드(N2)사이에 연결된 제2 전달 게이트(MT2)와, 상기 클럭(CLK) 인가단에 연결된 제6 노드(N6)의 전위를 반전시켜 제7 노드(N7)로 전달하는 제5 인버터(I5)와, 상기 제4 노드(N4)의 신호를 제8 노드(N8)로 전달하기 위해 상기 제6 노드(N6)과 제7 노드(N7)사이에 연결된 제3 전달 게이트(MT3)와, 상기 제8 노드(N8)의 전위를 래치시키기 위해 제8 노드(N8)와 출력노드 사이에 연결된 제6 인버터(I6)와, 출력노드와 제9 노드(N9) 사이에 연결된 제7 인버터(I7)와, 상기 제9 노드(N9)의 전위를 제8 노드(N8)로 피드백 시켜 전달하기 위해 제6 노드(N6)와 제7 노드(N7)사이에 연결된 제4 전달 게이트(MT4)로 이루어진다.
상기 구성을 갖는 종래의 토글 플립-플롭 회로는 외부로부터 인가되는 클럭신호(CLK)가 '로우'이면 제1·제4 전달 게이트(MT1,MT4)가 턴-온되어 제1 전달게이트(MT1)는 입력신호(D)를 제3 노드로 전달하며, 제4 전달 게이트(MT4)는 제9 노드(N9)의 신호를 제8 노드(N8)로 피드백시키게 된다. 그런데, 상기 클럭신호(CLK)가 '하이'이면 제2·제3 전달 게이트(MT2,MT3)가 턴-온되어 제2 전달 게이트는 제5 노드(N5)의 신호를 제3 노드(N3)로 피드백시키게 전달하며, 제3 전달게이트(MT3)는 제4 노드(M4)의 전위를 제8 노드(M8)로 전달하게 된다.
만약, 출력 데이차 신호(Q)가 '로우'이면, 그 보수 신호(/Q)는 '하이'가 되어 입력 데이타 신호(D=/Q)는 '하이'가 된다. 이때, 상기 클럭신호(CLK)가 '로우'일 경우, 제1·제4전달 게이트(MT1,MT4)가 턴온되어 제3 노드(N3)는 '하이'가 되고, 제4 노드(N4)는 '로우'가 되며 제5 노드(N5)는 '하이'로 래치된다. 그리고, 출력 데이타 신호(Q)가 '로우'이므로 제9 노드(N9)는 '하이'가 되고, 상기 클럭신호(CLK)가 '로우'이므로 제7 노드(N7)도 '하이'가 되어 출력(Q)은 결국 '로우'가 된다.
즉, 입력 데이타 신호(D)가 '하이'일 때 출력(Q)은 '로우'가 된다.
이 상태에서, 상기 클럭신호(CLK)가 '로우'에서 '하이'로 바뀌면, 제2·제3 전달 게이트(MT2,MT3)가 턴-온되어, 제5 노드(N5)에 래치된 '하이' 데이타가 상기 제2 전달 게이트(MT2)에 의해 제3 노드(N3)로 전달되 제3 노드(N3)에는 '하이'가, 그리고 제4 노드(N4)에는 '로우'가 걸리게 되며, 상기 제4 노드의 '로우'전위는 턴-온된 제3 트랜지스터(MT3)에 의해 제8 노드(N8)는 '로우'가 되어 결국 출력신호(Q)는 '하이'가 된다.
즉, 클럭신호(CLK)가 '로우'에서 '하이'로 바뀌면, 출력신호(Q)는 '하이'에서 '로우'로 토글(toggle)하게 된다.
그 후, 상기 클럭신호(CLK)사 '하이'에서 '로우'로 바뀌면, 상기 출력신호(Q)가 '하이'이므로 입력 데이타 신호(D=/Q)는 '로우'이고, 턴-온된 제1 전달 게이트를 통해 제3 노드(N3)는 '로우'가, 그리고 제4 노드는 '하이'가 되지만, 제3 전달 트랜지스터(MT3)가 턴-오프되기 때문에 이하 회로가 동작 하지 않게 되어 출력신호(Q)는 변하지 않고 이전의 상태를 유지하게 된다.
제3도는 제2도에 도시된 종래의 토글 플립-플롭의 동작 타이밍 도를 나타낸 것으로, 인가되는 클럭신호(CLK)의 리딩 에지(leading edge)에서만 출력신호(Q)가 토글(toggle)하며 다음 클럭신호가 인가될때까지 그 출력신호를 유지하는 것을 나타낸다.
상기 구성과 동작에 의해, 종래의 토글 플립-플롭 회로는 클럭신호가 인버터(I1,I2,I5)를 거친 후 전달 게이트(MT1 내지 MT4)의 동작을 제어하게 되므로, 고속동작에 제한이 따르며, 또한 상기 인버터(I1,I2,I5)를 거치면서 소모되는 전력의 낭비가 증가하는문제점이 있다.
또한, 전달 게이트의 턴-온, 턴-오프 동작에 의해 토글 플립-플롭 회로의 동작이 제어되어 그에 따른 동작 전압(Vtn+Vtp)이 N채널 모스 트랜지스터나 P 채널 모스 트랜지스터의 문턱전압의 2배(2Vt)이상이 되어야 하기 때무에 저전력 동작을 수행하지 못하는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로 본 발명의 목적은 고속의 저전력동작을 전력소모를 감소시키며 실현할 수 있도록 한 토글 플립-플롭 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 토글 플립-플롭 회로는 외부로부터 직접 인가받은 클럭신호의 제어하에 극성이 서로 반대인 2개의 입력신호를 차동증폭하여 제1, 제2 노드로 출력하는 비교 증폭수단과, 상기 클럭신호에 의해 상기 제1, 제2 노드의 신호를 래치시키는 제1 래치수단과, 상기 제1, 제2 노드와 출력단자 사이에 접속되며, 상기 제1 노드의 반전신호를 상기 제2 노드의 논리상태에 따라 래치시키는 제2 래치수단을 구비하는 것을 특징으로 한다.
제1도는 종래의 토글 플립-플롭 회로를 구성하는 디 플립-플롭 회로의 블럭도.
제2도는 종래의 토글 플립-플롭 회로도.
제3도는 제2도의 동작 타이밍도.
제4도는 본 발명의 제1 실시예에 의한 토글 플립-플롭 회로도.
제5도는 본 발명의 제2 실시예에 의한 토글 플립-플롭 회로도.
제6도는 본 발명에 따른 토글 플립-플롭 회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 디 플립-플롭 20,30 : 래치수단
40,45 : 차동 증폭수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제4도는 본 발명의 제1 실시예에 따른 토글 플립-플롭의 회로도를 나타낸 것으로, 외부로부터 직접 인가받은 클럭신호(CLK)의 제어하에 극성이 서로 반대인 2개의 입력신호(Q,/Q)를 차동증폭하여 제1, 제2 노드(N1,N2)로 출력하는 비교 증폭수단(40)과, 상기 클럭신호(CLK)에 의해 상기 제1, 제2 노드(N1,N2)의 신호를 래치시키는 제1 래치수단(20)과, 상기 제1, 제2 노드(N1,N2)와 출력단자 사이에 접속되며, 상기 제1 노드(N1)의 반전신호를 상기 제2 노드(N2)의 논리상태에 따라 래치시키는 제2 래치수단(30)을 구비하여 구성된다.
상기 비교 증폭수단(40)은 전원전압 인가단과 상기 제1 및 제2 노드(N1,N2)사이에 각각 접속되며 각각의 게이트단으로는 상기 클럭신호(CLK)가 인가되는 2개의 P 채널 모스 트랜지스터(MP1, MP2)와, 상기 제1 및 제2 노드(N1, N2)에 각각 접속되며 각각의 게이트단은 상기 제1 및 제2 노드(N1,N2)에 크로스 커플구조로 연결된 2개의 N 채널 모스 트랜지스터(MN1,MN2)와, 상기 2개의 N 채널 모스 트랜지스터(MN1,MN2)에 각각의 소오스단이 접속되며 각각의 게이트단으로 반전 입력신호(/Q) 및 입력신호(Q)가 인가되는 2개의 N 채널 모스 트랜지스터(MN3,MN4)와, 상기 2개의 N 채널 모스 트랜지스터(MN3, MN4)의 공통 드레인단(N3)과 접지단 사이에 접속되며 상기 클럭신호(CLK)가 게이트단으로 인가되는 N 채널 모스 트랜지스터(MN5)로 구성된다.
상기 제1 래치수단(20)은 전원전압(Vdd) 인가단과 상기 제1 및 제2 노드(N1,N2)의 사이에 각각 접속되며 각각의 게이트단이 상기 제1 및 제2 노드(N1, N2)에 크로스 커플구조로 연결된 2개의 P 채널 모스 트랜지스터(MP3, MP4)와, 상기 제1 및 제2 노드(N1,N2)에 각각의 소오스단이 접속되고, 각각의 게이트단이 상기 제1 및 제2 노드(N1,N2)에 크로스 커플 구조로 연결된 2개의 N 채널 모스 트랜지스터(MN7,MN6) 및, 상기 2개의 N 채널 모스 트랜지스터(MN6,MN7)의 공통 드레인단(N4)과 접지단 사이에 접속되며 상기 클럭신호(CLK)가 게이트단으로 인가되는 N 채널 모스 트랜지스터(MN8)를 구비하여 구성된다.
또한, 상기 제2 래치수단(30)은 2개의 낸드게이트(NA1,NA2)로 이루어진 RS 플립-플롭 구조로 이루어진다.
제6도는 본 발명에 따른 토글 플립-플롭 회로의 동작 타이밍도를 도시한 것으로, 이하 동 도면을 참조하며 본 발명의 동작을 자세히 살표보기로 한다.
우선, 클럭 신호(CLK)가 '로우'이면 제1, 제2 P 채널 모스 트랜지스터(MP1,MP2)가 턴-온되어 제1, 제2 노드(N1,N2)의 전위가 '하이'로 프리차아지(precharge)된다. 그러면, 크로스 커플 구조의 제1 래치 회로(20)의 두 N 채널 모스 트랜지스터(NM6,NM7)의 게이트로 '하이' 신호가 인가되어 상기 두 N 채널 모스 트랜지스터(MN6과 MN7)가 턴-온되고, 클럭 신호(CLK)가 '로우'이므로 제8 N 채널 모스 트랜지스터(NM8)는 턴-오프되므로 전체적으로 프리차아지 상태이다. 이때에는 RS 플립-플롭 래치 회로(30)의 낸드 게이트가 반전되지 않으므로 이전의 상태를 그대로 유지하게 된다.
그런데, 클럭 신호(CLK)가 '하이'로 바뀌면, 상기 제1, 제2 P 채널 모스 트랜지스터(MP1,MP2)가 턴-오프되어 '하이'로 프리차아지되어 있는 제1, 제2 노드의 전위가 서로 다른 극성을 갖는 두 입력신호(Q,/Q)에 따라 바뀌게 된다.
입력 신호(Q)가 '하이'일 경우, 제3 N 채널 모스 트랜지스터(MN3)는 턴-오프되어 제1 노드(N1)은 그대로 '하이'를 유지하게 되지만 제4 N 채널 모스 트랜지스터(MN4)는 턴-온되어 제2 노드(N2)의 '하이' 전위는 턴-온된 제5 N 채널 모스 트랜지스터(MN5)에 의해 접지되기 때문에 결국, 제2 노드(N2)는 '로우'로 바뀌게 된다.
그러면, 출력 신호의 보수 데이타 값(/Q)은 '로우'에서 '하이'로 전이되고, 출력 신호(Q)는 '하이'에서 '로우'로 전이된다.
즉, 클럭 신호(CLK)가 '로우'이면 출력 신호는 불변하고, '하이'이면 출력 신호가 반전된다.
그러므로, 본 발명에 의한 토글 플립-플롭은 다수개의 인버터와 전달 게이트를 제거하고 클럭 신호가 직접 동작을 제어하도록 설계함으로써, 상기 다수개의 인버터를 지나면서 발생하는 전류소모를 막고, 전달 게이트의 동작을 위해 필요했던 동작전압(2Vt이상)을 낮추어, 결과적으로 저전압, 저전류 및 고속동작이 가능하도록 한다.
그리고, 제5도는 본 발명의 제2 실시예에 의한 토글 플립-플롭 회로도를 나타낸 것으로, 제4도에 도시된 제1 실시예의 구성에서 크로스 커플구조의 제1 래치수단(20)을 제거하고, 클럭신호(CLK)에 의해 직접 제어받는 차동 증폭수단(45) 및 RS 플립-플롭구조의 제2 래치수단(30)만을 구비하여 구성되며, 상기 두 수단(45,30)의 세부구성은 제1 실시예에서와 동일하므로 이하, 자세한 구성설명은 생략하기로 한다.
앞에서 설명한 바와 같이 본 발명에 의한 토글 플립-플롭 회로에 의하면, 목수개의 전달 게이트 및 인버터를 제거하여 구성하므로써, 이들 소자의 구동을 위해 요구되는 시간과 전력의 낭비를 피할 수 있게 되며, 외부로부터 인가되는 클럭신호에 의해 직접 구동 제어되므로써, 동작전압을 크게 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 외부로부터 직접 인가받은 클럭신호의 제어하에 극성이 서로 반대인 2개의 입력신호를 차동증폭하여 제1, 제2 노드로 출력하는 비교 증폭수단과, 상기 클럭신호의 제어하에 상기 제1, 제2 노드의 신호를 래치시키는 제1 래치수단과, 상기 제1, 제2 노드와 출력단자 사이에 접속되며 상기 제1 노드의 반전신호를 상기 제2 노드의 논리상태에 따라 래치시키는 제2 래치수단을 구비하는 것을 특징으로 하는 토글 플립-플롭 회로.
  2. 제1항에 있어서, 상기 제1 래치수단은 전원전압 인가단과 상기 제1 및 제2 노드의 사이에 각각 접속되며 각각의 게이트단이 상기 제1 및 제2 노드에 크로스 커플구조로 연결된 2개의 P 채널 모스 트랜지스터와, 상기 제1 및 제2 노드에 각각의 소오스단이 접속되고, 각각의 게이트단이 상기 제1 및 제2 노드에 크로스 커플구조로 연결된 2개의 N 채널 모스 트랜지스터 및, 상기 2개의 N 채널 모스 트랜지스터의 공통 드레인단과 접지단 사이에 접속되며, 상기 클럭신호에 의해 인에이블여부가 제어되는 N 채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 토글 플립-플롭 회로.
  3. 제1항에 있어서, 상기 제2 래치수단은 RS 플립-플롭 회로로 구현된 것을 특징으로 하는 토글 플립-플롭 회로.
  4. 외부로 직접 인가받은 클럭신호의 제어하에 서로 반대의 극성을 갖는 2개의 입력 신호를 차동 증폭하여 제1, 제2 노드로 출력하는 비교 증폭수단과, 상기 제2 노드의 논리상태에 따라 일시 저장된 상기 제1 노드의 신호를 출력단자로 출력하는 래치수단을 구비하는 것을 특징으로 하는 토글 플립-플롭 회로.
  5. 제4항에 있어서, 상기 래치수단은 RS 플립-플롭 회로로 구현한 것을 특징으로 하는 토글 플립-플롭 회로.
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