KR20020077455A - 차동 캐스코드 스위치를 이용한 펄스 트리거형 ｄ 플립플롭 - Google Patents

차동 캐스코드 스위치를 이용한 펄스 트리거형 ｄ 플립플롭 Download PDF

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KR20020077455A
KR20020077455A KR1020027010574A KR20027010574A KR20020077455A KR 20020077455 A KR20020077455 A KR 20020077455A KR 1020027010574 A KR1020027010574 A KR 1020027010574A KR 20027010574 A KR20027010574 A KR 20027010574A KR 20020077455 A KR20020077455 A KR 20020077455A
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가네산아난드
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 차동 캐스코드 구조는 클록의 각 활성 에지에서 정적 래치로 데이터 상태를 전달하도록 구성되어 있다. 클록 발생기는 소정의 기간 동안 데이터 상태 및 그의 반전 상태를 래치로 전달 가능하다. 제 1 실시예에서 각각의 캐스코드 구조는 직렬 연결된 3 개의 게이트를 포함하며, 게이트들은 클록 신호, 클록 신호의 지연된 반전 신호 및 데이터 상태 또는 그의 반전 상태에 의해서 제어된다. 대안의 실시예에서 각각의 캐스코드 구조는 직렬 연결된 2 개의 게이트를 포함하고 있으며, 게이트들은 클록 신호 및 클록 신호의 지연된 반전 신호에 의해서 제어된다. 이 대안의 실시예에서 각각의 캐스코드 구조는 데이터 신호 및 그의 반전 신호에 의해서 직접 구동된다. 정적 래치는 디바이스내의 노드들을 프리차지할 필요성을 배제시킨으로써 디바이스가 소비하는 전력을 최소화 시킨다. 정적 래치는 양호하게는 차동 캐스코드 구조에 의해서 구동되는 교차 결합 인버터를 구비함으로써 스위칭 속도를 향상시킨다.

Description

차동 캐스코드 스위치를 이용한 펄스 트리거형 Ｄ 플립플롭{PULSED D-FLIP-FLOP USING DIFFERENTIAL CASCODE SWITCH}
데이터 플립플롭(DFF)은 각 클록 주기의 특정 포인트에서 데이터 입력을 판독하도록 구성되어 있다. DFF의 출력에서는 다음 데이터값이 판독될 때까지 데이터 입력상의 순차 변화 또는 노이즈와 무관하게 판독되는 값이 제공된다. 데이터 입력은 DFF에서 판독되는 동안 안정화되어 있어야 하며, 그렇지 않으면 판독값은 확정될 수가 없다. 데이터 입력의 판독값이 순시적으로 발생하므로 데이터 입력의 변화에 대해 DFF의 감도는 최소화되는 것이 이상적이다. 또한 순시적인 판독은 매 클록 주기내의 동일 포인트에서 정확히 발생하는 것이 이상적이다.
종래 기술에서 펄스 트리거형 래치 및 플립플롭을 사용하여 가능한 한 근접하게 DFF의 이상적인 성능에 근사화시킨다. 펄스 트리거형 래치의 펄스 발생기는클록의 각 상승 에지 및 하강(활성) 에지에서 좁은 펄스를 제공한다. 펄스가 어서트되면(asserted), 데이터 입력 라인상의 신호는 래치의 출력에 전달된다. 펄스가 어서트되지 않으면, 래치의 출력은 불변 상태이다. 출력의 안정성을 최대화하고, 데이터 입력에 대한 안정화 요건을 줄이기 위해 어서트된 펄스의 폭은 가능한 한 좁게 유지된다.
DFF의 성능은 그의 주기 지연(cycle delay) 또는 "순차 오버헤드(sequencing overhead)" 및 그의 전력 소모를 고려해서 어서트된다. 여기서 순차 오버헤드는 디바이스에서 데이터를 판독하고 이 데이터 입력에 대응하는 안정한 출력을 발생하는데 필요한 최소 시간으로서 정의된다. 이것은 디바이스의 출력으로 데이터 입력을 전달하는데 필요한 시간과 신뢰할 수 있는 데이터값의 판독을 보장하도록 데이터 입력에 부과된 임의의 설정 요건을 포함한다. 이러한 순차 오버헤드는 역으로는 DFF의 직렬 스트링을 신뢰성 있게 동작할 수 있게 하는 최대 속도에 대응한다. DFF가 디바이스를 테스트하기 위해 사용되는 스캔 로직과 같은 추가 내부 로직을 포함하고 있으면, 순차 오버헤드는 정상적인 동작(즉, 성능) 동안에 추가 내부 로직이 DFF의 출력으로 데이터 입력을 전달하는데 부과되는 영향을 포함한다(있다면). DFF의 전력 소모는 통상 DFF내의 요소들의 상태를 변화하는데 필요한 전력에 따르며, 그에 따라 통상 DFF가 판독하는 데이터값들의 패턴에 따르게 된다. 일반적으로, DFF의 전력 소모는 DFF에 대해 취해지는 랜덤 데이터 입력 패턴에 의거해서 추정된다.
도 1 내지 도 3은 일례의 종래 기술의 펄스 트리거형 D 플립플롭을 도시하고있다. 도 1에는 데이터를 판독하기 위해 디바이스에 클록이 인가되면 프리차지된 값으로 내부 노드값이 변화하는 것과 연관된 지연을 없애기 위해 플립플롭의 내부 노드(101)의 프리차징을 통해 고속의 성능을 달성하는 일례의 "하이브리드 래치" 플립플롭(HLFF)이 도시되고 있다[2,3]. 클록(CLK) 신호가 로우이면, p 채널 디바이스(121)는 전도(도통)되고 그에 따라 내부 노드(101)가 하이 상태로 프리차지된다. 이같이 내부 노드가 하이 상태이면 출력 Q에 영향을 미치지 않는데, 그 이유는 또한 로우 클록 신호에 의해 n 채널 디바이스(132)가 비전도 상태로 놓여짐으로써 출력 Q에서 전압을 디스차지(discharge)하지 않기 때문이다. 또한, 클록 신호가 로우인 동안 반전 지연 로직(110)에 의해 n 채널 디바이스(124,134)는 전도 상태가 된다.
클록 신호가 하이가 되면, p 채널 디바이스(121)는 비전도 상태로 되고 디바이스(122)는 전도 상태가 된다. 초기에 디바이스(122,124)가 전도 상태에 있기 때문에, n 채널 디바이스(123)의 게이트에서 데이터 신호값은 내부 노드(101)의 상태를 결정한다. 데이터 신호가 로우이면, 내부 노드(101)는 하이 상태를 유지하고, 데이터 신호가 하이이면, 내부 노드(101)는 디바이스(122,123,124)의 직렬 경로를 거쳐 로우 상태로 디스차지된다. 또한 클록 신호가 초기에 하이가 되면, 디바이스(132,134)는 전도 상태로 되며, 내부 노드(101) 상태의 반전 상태가 출력 Q로 전달된다.
어서트된 클록 신호는 반전된 지연 로직(110)을 통해 전달되고, 대략 3 게이트 시간 지연 후, 어서트된 클록 신호로 하이값이 디바이스(124,134)의 게이트에서로우값으로 됨에 따라, 내부 노드(101) 또는 출력 Q는 그 어느 것도 로우 상태로 디스차지될 수 없다. 내부 노드(101)는 로우 상태로 디스차지될 수 없기 때문에 p 채널 디바이스(131)의 상태는 변할 수 없다. 내부 노드(101)의 상태가 로우이었으면, p 채널 디바이스(131)는 전도되고 출력 Q는 하이 상태로 되어 하이 상태를 유지하게 되는데, 이는 디바이스(134)가 비전도 상태로 되기 때문이다. 내부 노드(101)가 하이 상태이면 디바이스(131)는 비전도 상태가 되고, 출력 Q는 로우 상태[클록이 초기에 하이일 때 디바이스(132,133,134)를 거쳐서]가 된다. 내부 노드(101)의 상태는 디바이스(124)가 비전도 상태이기 때문에 하이 상태로 유지될 것이다.
클록이 다시 로우가 되면, 내부 노드(101)의 상태는 다시 하이 상태로 프리차지된다. 이러한 프리차지는 출력 Q에 영향을 미치지 않는데 이는 클록 신호가 로우일 때 디바이스(132)가 비전도되고 내부 노드가 현재 하이 상태에 있으면 출력 Q를 디스차지할 수 없기 때문이다. 내부 노드(101)의 프리차지에 의해 디바이스(131)가 비전도 상태가 됨으로써 내부 노드가 현재 로우 상태에 있으면 출력 Q를 차지(charge)할 수 없다.
내부 노드(101)는 또한 데이터 입력값이 로우 상태에 있으면 클록의 상태에 관계없이 p 채널 디바이스(141)를 통해 프리차지된다. 데이터 입력이 출력 Q로 전달되는 시간 동안만 발생하는 이러한 프리차지는 두 디바이스(132,134)가 전도(도통) 상태가 아니면 출력 Q에 영향을 미칠 수 없다.
교차 결합된 인버터(140)는 상보형 출력 Qn을 제공하여 상기 프로세스의 전이 중에 또는 클록 비활성화의 긴 주기 중에 출력 Q에 대해 안정도 마진을 추가로 제공한다.
전술한 바와 같이 내부 노드의 상태는 두 n 채널 디바이스(122,124)가 전도하는 기간 중에만 데이터 신호에 종속된다. 이러한 상호 전도 시간은 지연 블록(110)에 의해서 정해진다. 지연 블록(110)의 지연 시간은 가능한 한 짧게 설정되며, 데이터 라인상의 값은 여전히 출력 Q로 전달되게 한다. 내부 노드(101)가 하이 상태로 프리차지되기 때문에 데이터 로우 상태를 전달하는 지연은 단지 내부 노드가 아직 로우 상태에 있지 않으면, 출력 Q를 로우 상태로 디스차지하는 n 채널 디바이스(132)의 지연이다. 데이터 하이 상태를 전달하는 지연은 내부 노드(101)를 디스차지하는 n 채널 디바이스(122)의 지연에다 내부 노드가 아직 하이 상태에 있지 않으면 출력 Q를 하이 상태로 차지하는 p 채널 디바이스(131)의 지연을 더한 지연이 된다. 그러나, 디바이스(110)의 지연은 n 채널 디바이스(122)가 데이터 제어 디바이스(data-controlled device)(123)를 통해 내부 노드(101)를 디스차지하거나 또는 n 채널 디바이스(132)가 내부 노드 제어 디바이스(internal-node-controlled device)(133)를 통해 출력 Q를 디스차지하기 충분히 길 필요가 있음에 주목해야 한다. 출력 Q이 논리 하이 상태로 될 때까지 p 채널 디바이스(141)가 전도 상태로 되지 않도록, 데이터 하이 입력의 유지 시간, 즉 데이터가 하이로 유지되어야 하는 시간은 디바이스(110)의 지연 시간보다 다소 길어질 것이다.
도 1의 HDFF에 의해서 소비되는 전력량은 각 노드가 차지 또는 디스차지되는 횟수에 따른다. 데이터 입력이 계속해서 로우 상태이면, 매우 적은 전력이 소비되게 되는데, 이는 내부 노드(101)가 하이 상태로 유지되고 출력 Q는 로우 상태를 유지하기 때문이다. 한편, 데이터 입력이 계속해서 하이 상태이면 내부 노드는 계속해서 프리차지 및 디스차지될 것이다. 그러므로, 비활성화 기간이 하이 데이터 입력에 대응하면 비활성화 주기 중에도 에너지는 소비될 것이다. 정상적으로 활성화 기간 중에 전력 소비는 통상의 정적(스태틱)(즉, 넌프리차지) 플립플롭 구조에 견줄 수 있다.
도 2는 고속을 달성하기 위한 프리차징 기술을 또한 이용하는 일례의 세미 동적 플립플롭 SDFF[4]을 도시하고 있다. 지연 블록(210)은 로우 상태에서 하이 상태로의 클록 전이 후, 단기간 동안만 내부 노드(201)로 데이터 입력 신호를 전달할 수 있는 도 1의 지연 블록(110)과 유사한 기능을 수행한다. NAND 게이트(211)는 내부 노드(201)가 (하이 데이터 입력을 통해)로우로 되자마자, n 채널 디바이스(222)를 비전도 상태가 되게 하여 디바이스(210)의 지연보다 긴 지속 기간 동안 하이 상태에서 데이터 입력을 유지하기 위한 전술한 요건을 배제하도록 구성되어 있다. 사실상, 디바이스(210)는 디바이스(210)와 관련된 사전 설정 지연 또는 내부 노드로 데이터 입력을 전달하는데 필요한 작은 실제 시간에 SDFF의 감도를 자동적으로 제한하는 자체 조절 디바이스이다. 교차 결합된 인버터(140,240)는 전이 중에 또는 클록 비활성화 기간 중에 출력 Q 및 내부 노드(201)를 안정화시키는 기능을 한다.
프리차징 프로세스로 인해 도 2의 SDFF는 도 1의 HDFF, 특히 연속적인 하이 데이터 입력과 관련해서 유사한 전력 소비 특성을 나타낸다. 한편, SDFF 구조는 HDFF 구조 보다 임베디드 로직 기능에 보다 적합하다. 임베디드 로직에 의해 플립플롭은 다른 기능 이외에 비동기 또는 동기 세트 및 리셋, 스캔 테스트 로직의 임베디드 등을 비롯한 플립플롭의 클록형 D-Q 기능을 실행할 수 있다.
도 3은 자체 리셋 로직[5,6]을 포함하는 일례의 에지 트리거형 래치(ETL)를 도시하고 있다. 동작에 있어서 내부 노드는 리셋 로직(390)을 통해 논리 하이 상태로 프리차지된다. 리셋 로직(390)은 규정된 지연을 갖는다. Q 및 Qn 신호가 상이한 경우에는 언제나 규정된 지연 후 리셋 로직(390)에 의해 p 채널 디바이스(321,331)는 내부 노드(301,302)를 논리 하이 상태로 자동적으로 리셋하는 전도 상태가 된다. Q 및 Qn 신호가 내부 노드(301,302)에 직접 결합되므로, 이들 노드는 둘다 논리 로우 상태로 리셋됨으로써 ETL의 정보 상태와 관련된 Q 또는 Qn값을 판독하도록 구성된 디바이스들은 이들 노드가 자동적으로 리셋되기 전에 Q 또는 Qn 값을 판독하도록 구성되어야 함에 주목해야 한다.
지연 로직(310)은 도 1의 지연 로직(110)과 유사하게 동작하며, 클록(Clk)의 상승 에지 후 디바이스(310)의 지연 시간 동안만 데이터 입력에 ETL을 적응시킨다. 데이터 입력이 하이이면, 내부 노드(301)는 클록의 상승 에지에서 로우 상태가 되고, 출력 Q는 하이 상태가 된다. 데이터 입력이 로우이면, 내부 노드(302)는 클록의 상승 에지에서 로우로 되고, 출력 Qn은 하이로 된다. 출력 Q, Qn 중 어느 하나의 상태가 하이 상태로 변화하면, 리셋 지연 기간 후 출력 Q 및 Qn을 로우 상태로 리셋하는 상기한 자동 리셋 프로세스가 개시된다.
출력 Q 및 Qn이 둘다 로우 상태로 되면 또 다른 리셋 지연 기간 후 디바이스(321,331)는 비전도 상태로 된다. 데이터 입력이 판독되어 대향 노드가 로우가 되면 교차 결합된 p 채널 디바이스(341)에 의해 비활성 노드는 하이 상태로 유지된다. 교차 결합된 인버터(342,343)는 클록의 상승 에지와 리셋 타임 사이에서 출력 Q 및 Qn을 안정화시킨다.
두 내부 노드(301,302)가 클록 주기마다 하이 상태로 프리차지되고, 이들 중 하나가 클록 주기 마다 디스차지되므로, ETL은 데이터 입력 값들의 패턴과 무관하게 상당한 양의 전력을 소비한다. 부가적으로 ETL의 동적 동작은 출력이 그의 의도된 상태로 설정된 후 안정한 출력을 취하는 비동적/정적 회로와는 비호환적이다.
본 발명은 일반적으로 전자 회로 설계 분야에 관한 것으로서, 특히 전력을 최소로 소모하면서 최소의 셋업 시간과 전달 지연을 달성하도록 캐스코드(cascode) 전압 스위치를 이용하는 펄스 트리거형 D 플립플롭(P-DFF)에 관한 것이다.
이후 첨부 도면을 참조하여 본 발명에 대해서 보다 상세히 설명하기로 한다.
도 1은 일례의 종래 기술의 하이브리드 래치 플립플롭(HLFF)을 도시한다.
도 2는 일례의 종래 기술의 세미 동적 플립플롭(SDFF)을 도시한다.
도 3은 일례의 종래 기술의 에지 트리거형 플립플롭(ETF)을 도시한다.
도 4는 본 발명에 따른 일례의 펄스 트리거형 플립플롭을 도시한다.
도 5는 본 발명에 따른 일례의 대안의 펄스 트리거형 플립플롭을 도시한다.
도 6은 본 발명에 따른 스캔 테스트용 임베디드 로직을 구비한 일례의 펄스 트리거형 플립플롭을 도시한다.
도 7은 본 발명에 따른 스캔 테스트용 임베디드 로직을 구비한 일례의 대안의 펄스 트리거형 플립플롭을 도시한다.
도 8 및 도 9는 본 발명에 따른 펄스 트리거형 플립플롭에 임베디드 로직의 다른 일례의 실시예를 도시한다.
도면에서 동일 참조 부호는 유사 또는 대응의 특징부 또는 기능부를 가리킨다.
본 발명의 목적은 최소 전력을 소비하는 고속 플립플롭을 제공하는 것이다. 본 발명의 또 다른 목적은 정적인 고속 플립플롭을 제공하는 것이다. 본 발명의 또 다른 목적은 플립플립내에서 추가 논리 기능을 용이하게 하는 플립플롭 구조를 제공하는 것이다.
이들 목적 및 기타 목적은 클록의 활성 에지에서 한 데이터 상태를 정적 래치로 전달하도록 구성된 차동 캐스코드 구조에 의해 달성된다. 클록 발생기는 소정기간 동안 데이터 상태 및 그의 반전 상태를 래치로 전달 가능하다. 제 1 실시예에서, 각 캐스코드 구조는 직렬 연결된 3 개의 게이트를 포함하고 있으며, 게이트들은 클록 신호, 클록 신호의 지연 반전 신호, 및 데이터 상태 또는 그의 반전 상태에 의해서 제어된다. 대안의 실시예에서 각각의 캐스코드 구조는 직렬 연결된 2 개의 게이트를 포함하고 있으며, 게이트들은 클록 신호 및 클록 신호의 지연 반전 신호에 의해서 제어된다. 이러한 대안의 실시예에서 각각의 캐스코드 구조는 데이터 신호 또는 그의 반전 신호에 의해서 직접 구동된다. 정적 래치에 의해 디바이스내의 노드들을 프리차지할 필요가 없어 디바이스가 소비하는 전력을 최소화 할 수 있다. 래치는 바람직하게 차동 캐스코드 구조에 의해서 구동되는 교차 결합 인버터를 구비하여 스위칭 속도를 향상시킨다.
도 4는 본 발명에 따른 일례의 펄스 트리거형 플립플롭(400)을 도시한다. 플립플롭(400)은 게이트(T 내지 T4)와 결합하여 도 1 내지 도 3에서의 지연 블록(110,210,310)의 동작과 유사한 클록 신호의 상승 에지 후 소정 지속 기간 동안 차동 노드(401,402)로 데이터 입력 상태 및 그의 반전 상태를 전달할 수 있는 클록 발생기를 형성하는 지연 블록(410)을 포함하고 있다.
본 발명에 따르면, 플립플롭(400)은 차동 노드(401) 및 노드(402) 사이에 구성되는 정적 래치(420)를 포함하고 있다. 도시한 바와 같이, 정적 래치(420)는 양호하게 교차 결합된 인버터를 포함한다. 정적 래치(420)는 데이터 입력으로부터 새로운 값이 전달될 때까지 차동 노드(401,402)에서 값을 무기한으로 유지하도록 구성된다. 도 4의 일례의 회로에서 인버터(451,452)는 비록 이들 디바이스가 단지 후속단에 대한 버퍼 기능을 제공할지라도 출력 신호 Q 및 그의 반전 신호 Qn를 제공하는 것으로서 도시되고 있다. 참조 및 비교를 용이하게 하기 위해 여기서 플립플롭(400)의 전달 지연은 버퍼 디바이스와 관계없이 정의된다. 동일하게 인버터(430)는 도 4에서 반전된 데이터 입력 상태를 제공하는 것으로서 도시되고 있다. 예컨대 데이터 입력 및 그의 상보형 입력이 전단의 상보형 출력에서 제공하는 이중 레일 시스템(dual rail system)에 있어서 인버터(430)는 필요치 않다.
각각의 직렬 또는 캐스코드 구성(T1-T3-T5) 및 (T2-T4-T6)는 데이터 입력 상태 및 그의 반전 상태를 각각 내부 노드(402,401)로 전달하도록 구성된다. 클록 신호(Clk)가 로우 상태에 있으면, 트랜지스터 스위치 T1 및 T2는 비전도 상태에 있고 트랜지스터 스위치 T3 및 T4는 전도 상태에 있다. 설명의 편의상 이후 구성 요소 T1 내지 T6를 스위치라고 칭하며, 이들은 트랜지스터 또는 제어 가능한 스위칭 디바이스로서 실시될 수 있다. 마찬가지로, 스위칭 T1 내지 T6는 기준 전압을 정전압으로 이용하는 대응의 p 채널 구조 또는 다른 구성이 본 발명이 속하는 기술 분야의 당업자에게 자명할지라도, 여기서는 접지 기준 전압에 대한 전도 경로를 제공하는 n 채널 트랜지스터로서 도시되고 있다.
데이터 입력이 하이 상태이면, 스위치 T1 및 T3 사이의 노드(403)는 스위치 T3 및 T5의 전도 상태를 통해 기준 접지 전위에 있게 될 것이다. 동시에 스위치 T2 및 T4 사이의 노드(404)는 스위치 T2 및 T6의 비전도 상태로 인해 플로팅 상태에 있게 될 것이다. 역으로, 데이터 입력이 로우 상태이면, 스위치 T2 및 T4 사이의 노드(404)는 스위치 T4 및 T6의 전도 상태를 통해 기준 접지 전위에 있게 될 것이며, 스위치 T1 및 T3 사이의 노드(403)는 스위치 T1 및 T5의 비전도 상태로 인해 플로팅 상태에 있게 될 것이다.
클록 신호가 하이가 되면, 스위치 T1 및 T2는 전도 상태가 되며, 데이터 입력의 상태에 따라서 노드(403) 및 노드(404) 중 어느 하나에서 어서트된 로우 상태가 대응 노드(401) 또는 노드(402)로 각각 전달된다. 직렬 구성에서 스위치의 크기가 래치(420)를 형성하는 디바이스의 크기에 비례해서 적절히 정해진다고 가정하면, 전달된 로우 상태에 의해서 래치(420)는 어서트된 상태를 취하게 될 것이다.즉, 클록 신호가 어서트되기 전에 래치(420)가 노드(401)의 전압이 하이인 상태를 취한다. 클록 신호가 하이가 되어 데이터 입력 상태가 하이이면, 캐스코드 구성 T1-T3-T5은 전도 상태가 되며, 노드(401)의 전압 전위는 기준 접지 전위로 디스차지될 것이다. 그러나 전술한 도 1 내지 도 3의 프리차지 구성과 비교했을 때 구성 T1-T3-T5은 노드(401)에서 전압을 디스차지하고 래치(420)의 상태 변화를 실행하기 충분한 전도성을 가짐으로써, 노드(401)에서의 전압은 디스차지 상태로 유지됨에 주목해야 한다. 노드(401)를 하이로 끌어 당기는 래치(420)내의 디바이스의 크기에 비례해서 트랜지스터 T1-T3-T5의 크기를 정함으로써 이러한 충분한 전도성이 제공되며, 이렇게 정한 크기에 의해서 제공되는 전도율은 노드(401)의 디스차지에 크게 작용한다[통상 "비율 로직(ration logic)"이라 불림].
양호한 실시예에서 스위치 T3-T5 및 T4-T6는 래치(420)의 출력의 용량에 견주어 상대적으로 큰 용량을 제공함으로써 스위치 T1, T2가 전도 상태에 놓일 때 적절한 노드(401,402)에서 전압의 신속한 디스차지를 수행하기 충분한 크기로 정해진 트랜지스터로서 실시된다. 계속해서 노드(401)가 하이 상태이고 데이터 입력이 하이 상태인 경우, 노드(401)가 디스차지될 때, 래치(420)내의 교차 결합된 인버터(422)의 대응 입력에 의해 인버터(422)는 하이 출력 상태로 전이되기 시작하며, 그에 따라 노드(401)에 하이 상태를 제공한 인버터(421)는 로우 출력 상태로 전이하게 된다. 이 실시예에서 대향 노드(402)는 래치(420)의 인버터(422)를 통해 논리 하이 상태로 구동되는 데, 이는 노드(404)의 전압이 데이터 입력이 하이인 경우 플로팅되기 때문이다. 따라서 총전달 지연 시간은 스위치 T1를 거쳐 노드(401)로 로우 상태를 전달하는데 필요한 시간에다 인버터(422)를 거쳐 노드(402)로 반대 상태를 전달하는데 필요한 시간을 더한 시간이다. 양호한 실시예에서 데이터 제어 스위치(이후, 데이터 스위치라 함) T5 및 T6는 기준 전압에 가장 근접한 클록 제어된 스위치 T1-T3 및 T2-T4의 적층 하부에 놓여지며, 클록 반전 스위치 T2, T4는 적층 중앙에 놓여짐으로써, 적절한 노드(402,404)는 클록의 다음 상승 에지에서 디스차지 된다.
반전 지연 블록(410)을 거쳐 전달되는 상승 클록 신호와 관련된 지연 후, 스위치 T3 및 T4는 비전도 상태에 놓여짐으로써, 클록의 다음 활성 에지까지 내부 노드(401,402)로부터 데이터 입력에 대한 연속 변화들이 분리된다. 경로 T1-T3 및 T2-T4에 있는 스위치 중 어느 하나가 비전도 상태가 되면, 래치(420)는 데이터 입력의 임의의 변화에 의해서 영향을 받지 않음으로써 각 경로 T1-T3 및 T2-T4에 있는 스위치가 전도 상태가 될 때 판독된 최종 데이터 상태를 유지한다.
도 5는 본 발명에 따른 일례의 대안의 펄스 트리거형 플립플롭(400')을 도시한다. 이 실시예에서 캐스코드 구조 T1-T3 및 T2-T4는 입력 데이터 신호 및 그의 반전 신호에 의해서 직접 구동된다. 입력 데이터 신호가 통상의 인버터(430)의 '하드' 로직 출력과 유사하게 '하드' 하이 및 로우 상태(즉 '플로팅' 하이 또는 로우 상태가 아닌 상태)를 제공하는 통상의 로직 디바이스에 의해서 제공된다고 가정하면, 각 캐스코드 구조 T1-T3 및 T2-T4는 하드 로직 상태를 노드(401,402)로 전달할 것이다. 두 하드 로직 하이 및 하드 로직 로우 상태가 노드(401,402)에 전달됨으로써 도 4와 관련하여 전술한 바와 같이 대향 노드가 디스차지될 때, 로직 하이 상태를 제공하기 위해 래치(420)에 의존하지 않고 적절한 상태를 취함에 주목해야 한다. 이런 식으로, 데이터 상태가 스위치 T3, T4를 통해 전달되도록 활성 에지 이전 하나의 '게이트 타임'에서 클록의 활성 에지 이전에 데이터 상태가 전달된다고 가정하면 전달 지연은 단지 스위치 T1, T2를 통한 지연이 된다. 도 5의 구조는 도 4의 구조에서 사용되는 바와 같이 비율 로직을 이용할 필요가 없어, 특히 노이즈가 있거나 가변 전력원이 있는 시스템에서 설계의 신뢰성을 증대시킬 수 있다.
본 발명이 속하는 기술 분야의 당업자에게는 자명한 바와 같이, 도 4 및 도 5의 일례의 회로와 동일한 기능을 제공하는 대안의 구성 또한 사용 가능하다. 예컨대 도 5의 스위치 T1-T3 및 T2-T4를 통해 하이 상태 뿐만 아니라 로우 상태의 전달을 향상시키기 위해, 각각의 스위치 T1-T4는 병렬 연결된 두 p 채널 및 n 채널 디바이스를 포함하는 상보형 패스 게이트(complementary pass-gate)로서 구성될 수 있다. 마찬가지로 도시된 도 4의 n 채널 실시예(T1-T6)에 대한 상보형 p 채널 실시예는 도시된 n 채널 실시예 대신에 또는 부가해서 제공될 수 있다. 본 발명이 속하는 기술 분야에서 공지된 바와 같이 p 채널 실시예는 디바이스를 하이 전압 상태로 가져가는 속도를 최적화하고, n 채널 실시예는 디바이스를 로우 전압 상태로 가져가는 속도를 최적화한다. 두 구조를 사용하면 두 전이 방향에 대한 최적 속도를 달성할 수 있다. 이러한 실시예 및 기타 대안의 실시예는 본 명세서에 개시된 내용을 고려하면 당업자에게는 자명한 것이다.
정적 래치(420)를 이용하면 플립플롭(400,400')의 구조에 임베디드 로직을 용이하게 내장할 수가 있다. 예컨대, 래치(420)의 교차 결합된 인버터들 중 하나를제 2 입력이 리셋 제어 신호인 2 입력 NAND 또는 NOR 게이트로 단지 교체함으로 비동기 리셋을 구현할 수 있다. 마찬가지로, 대안의 임베디드 구조는 동기 또는 비동기 기능 뿐만 아니라 다른 클록킹 신호에 따른 기능을 제공하도록 캐스코드 구조와 직렬 또는 병렬로 놓여질 수 있다.
도 6은 스캔 테스트용 임베디드 로직을 구비한 펄스 트리거형 플립플롭(600)을 도시하며, 여기서는 대안의 데이터 경로를 사용하여 테스트 절차 중에 시스템을 통해 데이터를 전달한다. 도 6에 도시한 바와 같이 정상 데이터 또는 연산 데이터는 도 4와 관련하여 상기한 바와 같이 캐스코드 구조 T1-T3a-T5a 및 T2-T4a-T6a를 통해 정적 래치(420)에서 판독되고 있다. 대안의 데이터 또는 스캔 데이터는 캐스코드 구조 T1-T3b-T5b 및 T2-T4b-T6b를 통해 정적 래치(420)에서 판독되고 있다. 어느 디바이스 T3a, T4a, 또는 T4b가 강제로 비전도 상태가 되게 제어함으로써, 제어 신호 Scan에 의해 연산 데이터 또는 스캔 데이터가 래치(420)에서 판독되는 지를 판단한다. 인버터(415)를 통해 하이 스캔 상태에 의해 NAND 게이트(412)는 강제로 하이 상태가 되고 인버터(413a)는 강제로 로우 상태로가 됨으로써, 스위치 T3a 및 T4a는 클록 신호와 무관하게 강제로 비전도 상태가 된다. 따라서 하이 스캔 상태에 의해서 NAND 게이트(412b)는 지연 클록 신호를 전달하여 스위치 T3b 및 T4b를 도 4의 지연 블록(410)과 관련하여 전술한 바와 같이 클록 신호에 따라 전도 상태 및 비전도 상태가 되게 한다. 마찬가지로 로우 스캔 상태에 의해 스위치 T3b 및 T4b는 강제로 비전도 상태가 되어 스위치 T3a 및 T4a로 하여금 클록 신호를 감지하게 한다.
도 6에 도시한 바와 같이 지연 블록(410a)을 재구성하면, 요소(411a) 및 (411b)와 연관된 지연 D1 및 D2로 표시한 바와 같이 지연 블록(410a)과는 상이한 지연 특성을 갖게 할 수 있다. 이런 식으로 데이터 입력이 판독되는 정상 동작의 경우 상이한 클록 속도를 이용할 수 있으며, 스캔 데이터가 판독되는 테스트 동작의 경우 상이한 클록 속도를 이용할 수 있다.
도 7은 본 발명에 따른 스캔 테스트용 임베디드 로직을 구비한 일례의 대안의 펄스 트리거형 플립플립(600')을 도시한다. 캐스코드 구조 T1-T3a 및 T2-T4a는 도 5의 캐스코드 구조와 관련하여 전술한 바와 같이 '하드' 데이터 상태 및 그의 반전 상태를 래치(420)로 전달한다. 마찬가지로, 캐스코드 구조 T1-T3b 및 T2-T4b는 '하드' 스캔 데이터 및 그의 반전 데이터를 래치(420)로 전달한다. 연산 데이터 또는 스캔 데이터가 클록의 상승 에지에서 래치로 판독되는지 여부는 도 6과 관련해서 전술한 바와 같이 스캔 입력의 상태에 의해서 정해진다.
도 6 및 도 7에서 연산 캐스코드 구조(a 경로)와 병렬로 추가 임베디드 로직(도 6 및 도 7의 b 경로)을 배치함으로써, 플립플롭(600,600')의 동작 성능은 일부 노드에 있는 추가 용량 부하를 제외하곤 추가 임베디드 로직으로 인해 저하하지 않는다.
도 8 및 도 9는 본 발명에 따른 플립플롭을 구비한 임베디드 로직의 다른 일례의 실시예를 도시하고 있다. 도 8은 비교기 기능을 수행하는 게이트(800)의 구성을 도시하며, 입력 A 및 B가 동일하면 'same' 출력은 하이이고, 입력 A 및 B가 동일하지 않으면 'diff' 출력은 하이이다.
도 9는 본 발명에 따른 플립플롭의 변형례를 도시하고 있다. 일례의 회로(900)는 각 캐스코드 구조 T1-T3 및 T2-T4에 연결된 상보형 출력을 가진 로직 블록(910)을 포함하고 있다. 본 발명이 속하는 기술 분야의 당업자에게 분명한 바와 같이, 비록 두 입력 A 및 B가 도시되고 있지만 로직 블록(910)은 임의 갯수의 입력 신호의 조합일 수가 있다. 회로(900)의 순차 오버헤드는 단지 로직 블록(910)을 통한 지연에다 도 5를 참조하여 상술한 바와 같이 트랜지스터 T1, T2를 통한 하나의 게이트 지연을 더한 지연이 된다. 즉, 본 발명의 펄스 트리거형 플립플롭의 성능에 미치는 임베디드 로직(910)의 영향은 임베디드 로직(910)과 관련하여 추가되는 지연이다.
전술한 내용은 단지 본 발명의 원리를 설명하고 있다. 당업자라면 비록 본 명세서에서 명시적으로 기술되고 도시되진 않았지만 본원 특허 청구 범위의 사상 및 범위내에 속하며 본 발명의 원리를 구현하는 각종 구성을 고안 가능할 것이다.
본 발명은 최소 전력을 소비하며, 정적인 고속 플립플롭과, 플립플립내에서 추가 논리 기능을 용이하게 하는 플립플롭 구조에서 이용 가능하다.

Claims (20)

  1. 데이터 입력 상태에 대응하는 제 1 노드 상태(401)를 제공하도록 구성되는 제 1 네트워크 구성(T1-T3)과,
    상기 데이터 입력 상태의 반전 상태에 대응하는 제 2 노드 상태(402)를 제공하도록 구성되는 제 2 네트워크 구성(T2-T4)과,
    클록 신호의 상승 에지 다음의 소정의 지속 기간 동안 상기 데이터 입력 상태와 그의 반전 상태를 상기 제 1 노드 상태(401) 및 상기 제 2 노드 상태(402)로 전달 가능하도록 구성되는 펄스 발생기(410)와,
    상기 제 1 네트워크 구성(T1-T3) 및 상기 제 2 네트워크 구성(T2-T4)사이에서 동작 가능하게 결합되고, 상기 데이터 상태에 대응하는 내부 상태를 저장하도록 구성되며, 상기 클록 신호의 후속 상승 에지까지 연속 지속 기간 동안 출력 상태(Q)를 발생하는 래치(420)를 포함하는 회로.
  2. 제 1 항에 있어서,
    상기 래치(420)는 교차 결합된 인버터(421,422)를 포함하는 회로.
  3. 제 2 항에 있어서,
    상기 펄스 발생기(410)는 상기 클록 신호에 대응하며 시간축을 따라 시프트된 지연 클록 신호를 제공하는 지연 요소를 포함하며,
    상기 제 1 네트워크 구성(T1-T3) 및 상기 제 2 네트워크 구성(T2-T4)은 상기 클록 신호 및 상기 지연 클록 신호의 결합에 따라서 상기 제 1 노드 상태(401) 및 상기 제 2 노드 상태(402)를 제공하도록 구성되는 회로.
  4. 제 1 항에 있어서,
    상기 펄스 발생기(410)는 상기 클록 신호에 대응하며 시간축을 따라 시프트된 지연 클록 신호를 제공하는 지연 요소를 포함하며,
    상기 제 1 네트워크 구성(T1-T3) 및 상기 제 2 네트워크 구성(T2-T4)은 상기 클록 신호 및 상기 지연 클록 신호에 따라서 상기 제 1 노드 상태(401) 및 제 2 노드 상태(402)를 제공하도록 구성되는 회로.
  5. 제 4 항에 있어서,
    상기 제 1 네트워크 구성(T1-T3)은 상기 클록 신호 및 상기 시프트된 클록 신호에 따르도록 구성된 스위치들의 제 1 직렬 배열을 포함하며,
    상기 제 2 네트워크 구성(T2-T4)은 상기 클록 신호 및 상기 시프트된 클록 신호에 따르도록 구성된 스위치들의 제 2 직렬 배열을 포함하는 회로.
  6. 제 5 항에 있어서,
    상기 제 1 직렬 배열은 상기 데이터 신호에 따르도록 구성되는 데이터 스위치(T5)를 포함하며,
    상기 제 2 직렬 배열은 상기 데이터 신호의 반전 신호에 따르도록 구성되는 데이터 반전 스위치(data-not switch)(T6)를 포함하는 회로.
  7. 제 6 항에 있어서,
    상기 제 1 직렬 배열(T1-T3)은 제 1 및 제 2 단자 노드를 포함하며,
    상기 제 2 직렬 배열(T2-T4)은 제 3 및 제 4 단자 노드를 포함하고,
    상기 제 1 단자 노드는 상기 제 1 노드 상태(401)를 제공하며,
    상기 제 3 단자 노드는 상기 제 2 노드 상태(402)를 제공하고,
    상기 제 2 및 제 4 단자 노드는 기준 전압에 연결되는 회로.
  8. 제 7 항에 있어서,
    상기 데이터 스위치(T5) 및 데이터 반전 스위치(T6)는 각각의 데이터(T5) 및 데이터 반전(T6) 스위치의 노드가 상기 기준 전압에 연결되는 제 2 및 제 4 단자 노드를 형성하도록 상기 제 1 및 제 2 직렬 배열로 구성되는 회로.
  9. 제 5 항에 있어서,
    상기 제 1 직렬 배열(T1-T3)은 입력 및 출력을 포함하며,
    상기 제 1 직렬 배열(T1-T3)의 입력은 데이터 신호에 대응하며, 상기 제 1 직렬 배열(T1-T3)의 출력은 상기 제 1 노드 상태(401)를 제공하며,
    상기 제 2 직렬 배열(T2-T4)은 입력 및 출력을 포함하며,
    상기 제 2 직렬 배열(T2-T4)의 입력은 상기 데이터 신호의 반전 신호에 대응하며, 상기 제 2 직렬 배열(T2-T4)의 출력은 상기 제 2 노드 상태(402)를 제공하는 회로.
  10. 제 1 항에 있어서,
    상기 제 1 노드 상태(401)에 영향을 미치도록 구성되는 제 3 네트워크 구성(T1-T3b)과,
    상기 제 2 노드 상태(402)에 영향을 미치도록 구성되는 제 4 네트워크 구성(T2-T4b)을 더 포함하는 회로.
  11. 제 10 항에 있어서,
    상기 제 3(T1-T3b) 및 상기 제 4(T2-T4b) 네트워크 구성 중 적어도 하나를통해서 상기 제 1(401) 및 상기 제 2(402) 노드 상태 중 적어도 하나로 적어도 하나의 다른 입력에 따르는 제 2 상태를 전달 가능하도록 구성되는 제 2 펄스 발생기(410b)를 더 포함하는 회로.
  12. 제 10 항에 있어서,
    상기 제 3(T1-T3b) 및 제 4(T2-T4b) 네트워크 구성은 회로의 스캔 테스트 구성에 대응하는 상태값들을 전달하도록 구성되는 회로.
  13. 제 1 항에 있어서,
    상기 제 1 네트워크 구성(T1-T3) 및 상기 제 2 네트워크 구성(T2-T4) 중 적어도 하나는 제 2 데이터 입력(B)의 상태에 따라 상기 제 1 노드 상태(401)와 상기 제 2 노드 상태(402) 중 적어도 하나를 제공하도록 더 구성되는 회로.
  14. 플립플롭으로서,
    기준 노드와 제 1 노드(401) 사이에 연결된 제 1 스위치열(T1-T3-T5)과,
    상기 기준 노드와 제 2 노드(402) 사이에 연결된 제 2 스위치열(T2-T4-T6)과,
    상기 제 1 노드(401)와 상기 제 2 노드(402) 사이에 연결된 교차 결합된 인버터(421,422)를 포함하며,
    상기 제 1 스위치열(T1-T3-T5) 및 상기 제 2 스위치열(T2-T4-T6) 각각은,
    클록 신호에 의해서 제어되는 클록 스위치(T1,T2)와,
    상기 클록 신호로부터 시간축을 따라 오프셋된 클록 신호의 반전 신호에 의해서 제어되는 클록 반전 스위치(T3,T4)와,
    데이터 스위치(T5,T6)를 포함하며,
    상기 제 1 스위치열(T1-T3-T5)의 데이터 스위치(T5)는 데이터 신호에 의해서 제어되며,
    상기 제 2 스위치열(T2-T4-T6)의 데이터 스위치(T6)는 데이터 신호의 반전 신호에 의해서 제어되는 플립플롭.
  15. 제 14 항에 있어서,
    상기 제 1 스위치열(T1-T3-T5) 및 제 2 스위치열(T2-T4-T6) 각각은 n 채널 트랜지스터를 포함하는 플립플롭.
  16. 제 14 항에 있어서,
    상기 제 1 스위치열(T1-T3-T5) 및 제 2 스위치열(T2-T4-T6) 각각의 데이터스위치(T5,T6)는 상기 기준 노드에 연결되는 플립플롭.
  17. 제 16 항에 있어서,
    상기 제 1 스위치열(T1-T3-T5) 및 제 2 스위치열(T2-T4-T6) 각각의 클록 스위치(T1,T2)는 상기 제 1 노드(401) 및 제 2 노드(402)에 각각 연결되며,
    상기 제 1 스위치열(T1-T3-T5) 및 제 2 스위치열(T2-T4-T6) 각각의 클록 반전 스위치(T3,T4)는 상기 제 1 스위치열(T1-T3-T5) 및 상기 제 2 스위치열(T2-T4-T6) 각각의 클록 스위치(T1,T2) 및 데이터 스위치(T5,T6) 사이에 연결되는 플립플롭.
  18. 플립플롭으로서,
    데이터 입력 및 제 1 노드(401) 사이에 연결된 제 1 스위치열(T1-T3)과,
    상기 데이터 입력의 반전 입력과 제 2 노드(402) 사이에 연결된 제 2 스위치열(T2-T4)과,
    상기 제 1 노드(401)와 상기 제 2 노드(402) 사이에 연결된 교차 결합된 인버터(421,422)를 포함하며,
    상기 제 1 스위치열(T1-T3) 및 상기 제 2 스위치열(T2-T4) 각각은,
    클록 신호에 의해서 제어되는 클록 스위치(T1,T2)와,
    상기 클록 신호로부터 시간축을 따라 오프셋된 클록 신호의 반전 신호에 의해서 제어되는 클록 반전 스위치(T3,T4)를 포함하는 플립플롭.
  19. 제 18 항에 있어서,
    상기 제 1 스위치열(T1-T3) 및 상기 제 2 스위치열(T2-T4) 각각은 n 채널 트랜지스터를 포함하는 플립플롭.
  20. 제 18항에 있어서,
    상기 제 1 스위치열(T1-T3) 및 제 2 스위치열(T2-T4) 각각의 클록 스위치(T1,T2)는 상기 제 1 노드(401) 및 상기 제 2 노드(402)에 각각 연결되며,
    상기 제 1 스위치열(T1-T3)의 클록 반전 스위치(T3)는 상기 데이터 입력 및 상기 제 1 스위치열(T1-T3)의 클록 스위치(T1) 사이에 연결되며,
    상기 제 2 스위치열(T2-T4)의 클록 반전 스위치(T4)는 상기 데이터 입력의 반전 입력 및 상기 제 2 스위치열(T2-T4)의 클록 스위치(T2) 사이에 입력되는 플립플롭.
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