CN1439196A - 利用差动级联开关的脉冲d型触发器 - Google Patents

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Abstract

一种差动级联结构被配置为在时钟的每个有效沿将数据状态传播到静态锁存器。时钟发生器使得数据状态及其反相状态能在预定时段传递到锁存器。在第一实施例中，各级联结构包括三个串联的门，这些门受时钟信号、该时钟信号的延迟反相信号、以及数据状态及其反相状态的控制。在另一实施例中，每级联结构包括两个串联的门，这些门受时钟信号和该时钟信号的延迟反相信号的控制。在这个另一实施例中，这些级联结构中的每一个都直接由数据信号或它的反相信号驱动。静态锁存器不需要对器件内部的节点进行预充电，从而使器件的功耗减至最小。锁存器最好包括交叉耦合反相器，这些交叉耦合反相器由差动级联结构驱动，增加了开关速度。

Description

利用差动级联开关的脉冲D型触发器
发明背景
1.发明领域
本发明涉及电子电路设计领域，具体地说，涉及一种脉冲触发D型触发器(P-DFF)，它利用级联电压开关实现最小的建立时间和传播延迟，同时具有最小功耗。
2.相关技术描述
数据触发器(DFF)被设置成在每个时钟周期的特定点“读入”数据输入。直到读入下一数据值之前，不论数据输入上有什么后续变化、或者噪声，DFF的输出维持读入的值。数据输入在被读入DFF期间必须是稳定的，否则读入值可能是不确定的。在理想条件下，数据输入的读入发生在瞬间，以使DFF对数据输入上变化的敏感性为最小。同时，在理想状态下，瞬时完成的读入发生在每个时钟周期完全相同的点上。
本领域中普遍使用脉冲触发的锁存器和触发器，都尽可能地近似于DFF的理想性能。在脉冲触发锁存器中，脉冲发生器在时钟的每一个上升或下降(有效)沿提供一个窄脉冲。当断言所述脉冲时，数据输入线上的信号被传送到锁存器的输出。而没有断言所述脉冲时，锁存器的输出保持不变。为了将输出的稳定性最大化，并降低对数据输入稳定性的要求，断言脉冲的宽度应保持尽可能的窄。
用DFF的时钟延迟、或“定序开销”及其功消来评估它的性能。在本文中，定序开销被定义为将数据读入装置并产生对应于该数据输入的稳定输出所需的最小时间。它包括了数据输入上所有为确保数据值的稳定读入所有的建立时间，加上将数据输入传播到装置的输出端所需的时间。该定序开销与一组DFF串可以稳定工作的最大速度成反向对应关系。如果DFF包含附加内部逻辑，例如用于测试器件的扫描逻辑，则定序开销包括在正常工作(即性能)期间，这些附加内部逻辑施加在数据输入传播到DFF输出端上的影响。DFF的功耗通常取决于DFF内部元件改变状态所需要的能量，因此，它一般取决于DFF读入的数据值的模式。一般来说，DFF的功耗根据假设给DFF的随机数据输入模式来估算。
图1-3示意了例示先有技术脉冲D型触发器。图1中示意了例示混合-门闩触发器(HLFF)[2，3]。例示触发器在时钟控制读入数据时，通过对触发器的内部节点101进行预充电，避免了与内部节点值改变到预充电值有关的延迟，从而实现高速性能。当时钟(CLK)信号为低时，p沟道器件121导通，从而将内部节点101预充电到高状态。该内部高状态对输出Q没有影响，这是因为低时钟信号也将n沟道器件132置于非导通状态，从而阻止了Q点电压的放电。同时，当时钟信号为低时，反相延迟逻辑110将n沟道器件124和134置于导通状态。
当时钟信号变高时，p沟道器件121被置于非导通状态，同时器件122被置于导通状态。由于初始时器件122和124已处于导通状态，因此n沟道器件123的栅极上的数据信号值决定了内部节点101的状态。如果数据信号为低，内部节点101保持在高状态；如果数据信号为高，内部节点101通过器件122、123和124形成的串联通路放电至低状态。同样，当时钟信号初始变高时，器件132和134处于导通状态，内部节点101状态的反相被传输给输出Q。
断言的时钟信号通过反相延迟逻辑110传播，经过大约三个门时间延迟之后，时钟的高值在器件124和134的栅极上产生低值，将它们都置于非导通状态。在这种非导通状态下，内部状态101和输出Q都不能放电到低状态。由于内部状态101不能放电到低状态，因此p沟道器件131的状态不能改变。如果内部状态101已经是低，则器件131就已经导通了，而输出Q将处于高状态，并且将保持在这种高状态，这是因为器件134处于非导通状态。如果内部节点101已经为高，器件131将是不导通的，且输出Q将处于低状态(当时钟初始变高时通过132、133、134)。因为器件124处于非导通状态，内部状态101将保持在这种高状态。
当时钟重新变低时，内部状态101被重新预充电到高状态。这种预充电对输出Q没有影响，因为器件132在时钟为低时是不导通的，因此如果输出Q现时处于高状态时也不会使其放电。内部节点101的预充电将器件131置于非导通状态，因此，如果输出Q现时处于低状态也不能对其充电。
如果数据输入值为低状态，不论时钟状态如何，内部状态101也会通过p沟道器件141预充电。这种预充电不会影响输出Q，除非器件132和134同时导通，这种情况只在将数据输入传播到输出Q的预定时间期间发生。
交叉耦合反相器140提供互补输出Qn，也在上述过程的过渡期间，或时钟长期不活动期间，为输出Q提供了附加稳定裕度。
如上所述，只有在n沟道器件122和124同时导通期间，内部节点的状态才取决于数据信号。由延迟单元110确定这个共同导通的时间。延迟单元110的延迟时间设置得尽可能的短，只要保证数据线上的值能传播到输出Q即可。由于内部节点110被预充电到高状态，传输低状态数据的延迟仅仅是n沟道器件132用来将不在低状态的输出Q放电到低状态的延迟。传输高状态数据的延迟是n沟道器件122用来对内部节点101放电的延迟，加上p沟道器件131用来将不在高状态的输出节点Q充电到高状态的延迟。但是要注意，器件110的延迟只需要长到足够让n沟道器件122通过数据控制器件123将内部节点101放电、或让n沟道器件132通过内部节点控制器件133将输出Q放电即可。数据高输入的保持时间，数据必须保持为高的时间，只比器件110的延迟时间略长一些，以使得在输出Q被置到逻辑高状态之前，p沟道器件141不会被置于导通状态。
图1中HDFF消耗的能量取决于每个节点被充电或放电的次数。如果数据输入为恒定低状态，则只有很少的能量被消耗，因为内部节点101维持在高状态，而输出Q维持在低状态。另一方面，如果数据输入为恒定高状态，内部节点将屡次被预充电和放电。因此，如果不活动时间对应于为高状态的数据输入，即使在不活动时间期间也消耗能量。在正常有效时间，平均能量消耗跟普通静态(即没有预充电)触发器结构相当。
图2示意了例示半动态触发器SDFF[4]，它也采用预充电技术来实现高速度。延迟单元210起的作用跟图1中延迟单元110的作用相似，都是使数据输入信号能够仅在时钟从低跳变到高状态之后的短时间内传播到内部节点201。“与非”门211被配置为一旦内部节点201被拉低(经高数据输入)，立即将n沟道器件222置于非导通状态，从而消除了前面提及的需要将数据输入保持在高状态一段比器件210的延迟更长的时间。事实上，器件210是自调节器件，它自动地限制SDFF对与器件210关联的预设延迟、或者将数据输入传播到内部节点所需的实际时间，这两者中较短一个的灵敏度。交叉耦合反相器140、240用于在过渡期间或时钟长时间不活动期间稳定输出Q和内部节点201。
由于有预充电过程，图2中的SDFF表现出与图1中的HDFF相似的能量消耗特性，特别是针对连续高数据输入。另一方面，SDFF结构比HDFF结构更适于嵌入式逻辑功能。除了触发器的时钟控制D到Q功能之外，嵌入逻辑允许触发器发挥其它功能，其中包括异步或同步置位和复位，包含扫描测试逻辑等等。
图3示意了边沿触发锁存器(ETL)的示例，它包含自复位逻辑[5，6]。操作中，内部节点通过复位逻辑390被预充电到逻辑高状态。复位逻辑390具有规定的延迟。只要当Q和Qn信号不同，经过规定延迟后，复位逻辑390将p沟道器件321、331置于导通状态，这样自动将内部节点301、302复位到逻辑高状态。注意，因为Q和Qn信号被直接耦合到内部节点301、302，这些节点都将被复位到逻辑低状态，因此，被配置用来读入与ETL信息状态相关的Q或Qn值的器件，必须被配置为在这些节点被自动复位之前读出Q或Qn的值。
延迟逻辑310的工作方式跟图1中延迟逻辑110的方式相似，仅仅在时钟(CLK)的上升沿之后器件310的延迟时间期间，ETL对数据输入敏感。如果数据输入为高，则内部节点301在时钟上升沿被拉至低，同时输出Q被拉至高。如果数据输入为低，则内部节点302在时钟上升沿被拉至低，同时输出Qn被拉至高。输出Q、Qn之一的状态变高将启动前述的自动复位过程，在复位延迟时间后，该过程将输出Q和Qn复位到低状态。
当输出Q和Qn两者都被置于低状态时，经过另一复位延迟时间之后，器件321和331被拉至非导通状态。交叉耦合p沟道器件341保证在数据输入被读入时“无效”节点维持在高状态，而相对节点被拉低。交叉耦合反相器342、343在时钟的上升沿和复位时间之间稳定输出Q和Qn。
注意，因为在每个时钟周期两个内部节点301、302都被预充电到高状态，而两者之一在每个时钟周期都放电，因此ETL消耗大量的能量，与数据输入的值的模式无关。另外，ETL的动态工作和非动态/静态电路不兼容，非动态/静态电路在输出被置成其预期状态后维持稳定输出。
发明内容
本发明的一个目的是提供一种消耗极少功率的高速触发器。本发明的另一个目的是提供一种静态的高速触发器。本发明的再一个目的是提供一种在触发器中配备有附加逻辑功能的触发器结构。
这些和其它一些目通过提供一种差动级联结构来实现，这种结构被配置成在时钟的每个有效沿将数据状态传播给静态锁存器。时钟发生器使数据状态及其反相状态能在预定时间间隔传递到锁存器。在第一实施例中，每个级联结构包括三个串联的门，这些门受控于时钟信号、时钟信号的延迟反相信号以及数据状态及其反相状态。在一个备选实施例中，每个级联结构包含两个串联的门，这些门受控于时钟信号和时钟信号的延迟反相信号。在这个备选实施例中，这些级联结构中的每一个直接由数据信号或它的反相信号驱动。静态锁存器不需要对器件中的节点进行预充电，从而使器件的功耗降到最小。锁存器最好包括交叉耦合反相器，交叉耦合反相器由差动级联结构驱动，提高了开关速度。
附图说明
本发明将借助于示例，参考附图作进一步的详细描述，其中：
图1示意了例示先有技术混合门闩触发器(HLFF)。
图2示意了例示先有技术半动态触发器(SDFF)。
图3示意了例示先有技术边沿触发锁存器(ETF)。
图4示意了根据本发明的例示脉冲触发器。
图5示意了根据本发明的另一例示脉冲触发器。
图6示意了根据本发明的带用于扫描测试的嵌入逻辑的例示脉冲触发器。
图7示意了根据本发明的带用于扫描测试的嵌入逻辑的另一例示脉冲触发器。
图8和9示意了根据本发明的脉冲触发器中嵌入逻辑的其它例示实施例。
在附图中，相同的标号表示相似或对应的功能部件或功能。
发明的详细描述
图4示意了根据本发明的例示脉冲触发器400。触发器400包括延迟单元410，该单元与门T1至T4一起形成时钟发生器，时钟发生器允许将数据输入状态及其反相状态在时钟信号上升沿之后的一个预定时段传播到差动节点401、402，其工作过程跟图1-3中延迟单元110、210和310的工作过程相似。
根据本发明，触发器400包括静态锁存器420，它被配置在差动节点401和402之间。如图所示，静态锁存器420最好包含交叉耦合反相器。锁存器420被配置成无限地维持差动节点401、402的值，直到从数据输入传来新的值为止。在图4的示例电路中，反相器451和452被示意成提供输出信号Q及其反相信号Qn，尽管这些器件仅仅给后续级提供缓冲作用。为了参考和比较的方便，在此定义触发器400的传输延迟时，将不考虑这种缓冲器件。以相同的方式，反相器430在图4中被示意成提供数据输入状态的反相状态。在双轨系统中，例如其中由前级的双相输出提供数据输入及其反码，将不再需要反相器430。
串连、或级联结构T1-T3-T5和T2-T4-T6中的每一个被配置成分别将数据输入的状态和它的反相状态传播到内部节点402、401。当时钟信号(CLK)处于低状态时，晶体管开关T1和T2处于非导通状态，而晶体管开关T3和T4处于导通状态。为了参考的便利，元件T1-T6在此被称为开关，这些开关可由晶体管或其它可控开关元器件实现。以这种方式，开关T1-T6被示意成提供到地参考电压的通路的n沟道晶体管，然而，对于本领域普通技术人员而言，使用正参考电压的对应p沟道结构、或其它结构也是显然的。
如果数据输入处于高状态，则通过导通状态的开关T3和T5，开关T1和T3之间的节点403将处于参考地电压。与此同时，由于开关T2和T6的非导通状态，开关T2和T4之间的节点404处于“浮置”状态。相反，如果数据输入为低状态，则通过导通状态的开关T4和T6，开关T2和T4之间节点404处于参考地电压，而由于开关T1和T5的非导通状态，在开关T1和T3之间的节点403处于“浮置”状态。
当时钟信号变高时，开关T1和T2被置于导通状态，同时取决于数据输入的状态，节点403或节点404的断言低状态分别被传播到对应的节点401和402。假设串联配置中开关的尺寸和构成锁存器420的器件的尺寸有合适的比例关系，则传播过来的低状态将使锁存器420呈现断言状态。也就是说，假定在时钟信号被断言以前，锁存器420的状态是节点401处的电压为高。当时钟信号变高时，如果数据输入状态为高，则级联配置T1-T3-T5将处于导通状态，并且节点401处的电压电位将被放电到参考地电压。然而，要注意的是，跟前面提及的图1-3中的预充电结构相比，配置T1-T3-T5必须具有足够的电导率，才能实行对节点401上电压的放电并且使锁存器420的状态发生改变，从而使节点401处的电压维持在放电后的状态。这种足够的电导率是通过相对于锁存器402中的拉高节点401的器件的尺寸调整晶体管T1-T3-T5的尺寸来达到的，从而使通过尺寸调整提供的电导率比率大大帮助了节点401的放电(通常称之为“比率逻辑”)。
在优选实施例中，开关T3-T5和T4-T6是用晶体管实现的，跟锁存器420的输出电容相比，这样晶体管的尺寸足够大，能提供相对高的电容，从而在开关T1、T2被置于导通状态时，使适当的节点401、402能迅速地放电。继续上面的示例讨论，401处于高状态，数据输入也处于高状态，当节点401被放电时，锁存器420中到交叉耦合反相器422的相应输入使反相器422开始跃变到高输出状态，这种跃变相应地会使已在节点401处提供高状态的反相器421变化到低输出状态。注意在本实施例中，此例示中的相对节点402通过锁存器420的反相器422驱动到逻辑高状态，因为当数据输入为高时节点404处的电压是“浮置”的。因此，总传播延迟是通过开关T1将低状态传播到节点401所需的时间，加上经过反相器422将相反状态传播到节点402所需的时间。注意在优选实施例中，数据控制开关(在下文中称为数据开关)T5和T6被置于层叠的时钟控制开关T1-T3和T2-T4的底部，使其最接近参考电压，而时钟非控制开关T3、T4被置于层叠的中间，这样能使适当的节点402、404在时钟的下一个上升沿进行放电。
在与上升时钟信号经过反相延迟单元410进行传播有关的延迟之后，开关T3和T4被置于非导通状态，这样，直到时钟的下一个有效沿之前，都将数据输入上的变化与内部节点401、402相隔离。只要路径T1-T3和T2-T4中的任何一只开关处于非导通状态，锁存器420不受任何输入数据变化的影响，因此保留了在路径T1-T3和T2-T4中的两个开关都导通时读入的上一数据状态。
图5示意了根据本发明的另一例示脉冲触发器400’。在该实施例中，级联结构T1-T3和T2-T4被输入数据信号及其反相信号直接驱动。假设由常规逻辑器件提供输入数据信号，该输入数据信号提供“硬”高和低状态(即非“浮置”高或低状态)，跟常规反相器430的“硬”逻辑输出相似，各个级联结构T1-T3和T2-T4将硬逻辑状态传递到节点401、402。注意，硬逻辑高和硬逻辑低两者将被传播到节点401、402，从而使节点401、402呈现正确的状态，并不依赖于锁存器420在相对节点放电时提供逻辑高状态，如上面参考图4所述。以这种方式，假设在时钟的有效沿之前，即有效沿之前的一个“门时间”提供数据状态，从而允许数据状态通过开关T3、T4进行传播，则传输延迟仅仅是通过T1，T2的延迟。注意，图5中的结构不需要使用如图4中结构所用的比率逻辑，因此，有可能增加设计的可靠性，特别是在具有噪声或变化电源的系统的设计可靠性。
对本领域的普通技术人员来说显然，也可以采用其它结构提供与图4和5中的示例电路相同的功能。例如，为了增强图5中经过开关T1-T3和T2-T4的高状态和低状态的传输，开关T1-T4中的每只开关可被配置成互补传输门，其中包括并联的p沟道和n沟道器件。以这种方式，可以为图4的例示n沟道实施例(T1-T6)提供互补p沟道实施例，用来替换、或补充所示的n沟道实施例。作为本领域所众所周知的，p沟道实施例使将器件带向高电压状态的速度最佳，n沟道实施例使将器件带向低电压状态的速度最佳。如果利用两种结构，可以实现两个方向的最佳转变速度。鉴于本公开，这些和其它备选实施例对本领域的普通技术人员将是显而易见的。
静态锁存器420的使用也便于使触发器400、400’的结构中包括嵌入逻辑。例如，仅用双输入“与非”或“或非”门代替锁存器420的交叉耦合反相器之一就可以实现异步复位，其中双输入“与非”或“或非”门的第二输入是复位控制信号。以这种方式，可以将另外的嵌入结构与级联结构相串联或并联，以提供同步或异步功能，以及取决于其它时钟信号的功能。
例如，图6示意了具有用于扫描测试的嵌入逻辑的脉冲触发器600，其中，采用另一数据通路在测试过程中通过系统传播数据。如图6所示，正常、或工作数据通过级联结构T1-T3a-T5a和T2-T4a-T6a读入静态锁存器420，如上面针对图4的讨论。其他、或扫描数据通过级联结构T1-T3b-T5b和T2-T4b-T6b读入静态锁存器420。控制信号扫描(Scan)通过控制T3a、T4a或T3b、T4b中的哪些器件被强制进入非导通状态来确定是工作数据还是扫描数据将被读入锁存器420。高扫描状态经过反相器415迫使“与非”门412a进入高状态，以及反相器413a进入低状态，从而无论时钟信号怎样，开关T3a和T4a被强迫进入非导通状态。相应地，高扫描状态使“与非”门412b能够传播已延迟的时钟信号，从而根据时钟信号将开关T3b和T4b置于导通和非导通状态，如前面针对图4中的延迟单元410所讨论的。相似地，低扫描状态将迫使开关T3b和T4b进入非导通状态，而使开关T3a和T4a对时钟信号的状态变得敏感。
如图6所示，延迟单元410a可以被配置成跟延迟单元410b具有不同的延迟特性，如图中分别与元件411a和411b关联的延迟D1和D2所示。以这种方式，可对读入数据输入的正常操作和读入扫描数据的测试操作采用不同的时钟速度。
图7示意了根据本发明具有用于扫描测试的嵌入逻辑的另一例示脉冲触发器600’。级联结构T1-T3a和T2-T4a将“硬”数据状态及其反相状态传播到锁存器420，如上面针对图5的级联结构所讨论的。相似地，级联结构T1-T3b和T2-T4b将“硬”扫描数据及其反相状态传播到锁存器420。由扫描输入的状态确定在时钟的上升沿选择将工作数据还是扫描数据读入锁存器，如上面针对图6所讨论的。
注意，在图6和图7中，通过将附加嵌入逻辑(图6和7中的“b”路径)并联在操作级联结构(“a”路径)上，除了某些节点增加了电容负载以外，触发器600、600’的工作性能不会因为附加的嵌入逻辑的出现而降低。
图8和9示意了根据本发明的触发器中嵌入逻辑的其它例示实施例。图8示意的门800实现比较器功能的配置，这样，如果输入A和B相等，则“相同”输出端输出高，如果输出A和B不相等，则“不同”输出端输出高。
图9示意了根据本发明的触发器的变化性。示例电路900包含逻辑块910，它具有分别连接到各个级连结构T1-T3和T2-T4的互补输出。对本领域的普通技术人员显而易见的是，尽管图示的是两个输入A和B，但逻辑块910可以是任意数量的输入信号的组合。注意，电路900的定序开销仅仅是通过逻辑块910的延迟加上通过晶体管T1、T2的单门延迟，如针对图5所讨论的。也就是说，嵌入逻辑910对本发明的脉冲触发器性能的影响仅仅是增加了与嵌入逻辑910相关的任何延迟。
以上仅仅说明了本发明的原理。应该理解，本领域的技术人员将能够设计各种不同配置，尽管这些配置没有在本文中进行明确描述或示意，但它们实现了本发明的原理，因而在以下权利要求的精神和范围之内。
引用文献
第一页：
1.Vladimir Stojanovic和Vojin G.Oklobdzija，“用于高性能和低功耗系统的主-从锁存器和触发器的比较分析”，(IEEE Journal of Solid-State Circuits，Vol 34，No.4，April1999，pp536-548)在此通过引用结合到本文中。
第二页：
2同上，  图17
3.Draper等人，“266MHZ MMX允许处理器中的电路技术”，(IEEE Journal of Solid-State Circuits，Vol 32，November1997，pp 1650-1664，)在此通过引用结合到本文中。见图10。
第四页
4.Stojanovic，在所引用的文献中，图18。
5.Draper，在所引用的文献中，图12。
6.Stojanovic，在所引用的文献中，图19。

Claims (20)

1.一种电路，它包含：
第一网络配置(T1-T3)，它被配置为提供对应于数据输入状态的第一节点状态(401)，
第二网络配置(T2-T4)，它被配置为提供对应于所述数据输入状态的反相状态的第二节点状态(402)，
脉冲发生器(410)，它被配置为能够在时钟信号的上升沿之后的一个预定时段将所述数据输入状态及其反相状态传播到所述第一节点状态状态(401)和所述第二节点状态(402)，以及
锁存器(420)，它在操作上耦合在所述第一网络配置(T1-T3)和所述第二网络配置(T2-T4)之间，并被配置为储存对应于所述数据状态的内部状态，用来生成持续某一连续时间的输出状态(Q)，直到所述时钟信号的下一上升沿为止。
2.如权利要求1所述的电路，其特征在于：
所述锁存器(420)包含交叉耦合反相器(421，422)。
3.如权利要求2所述的电路，其特征在于：
所述脉冲发生器(410)包括提供延迟时钟信号的延迟部件，所述延迟时钟信号对应于所述时钟信号并在时间上有偏移，以及，
所述第一网络配置(T1-T3)和所述第二网络配置(T2-T4)被配置为提供取决于所述时钟信号和所述延迟时钟信号的组合的所述第一节点状态(401)和所述第二节点状态(402)。
4.如权利要求1所述的电路，其特征在于：
所述脉冲发生器(410)包括提供延迟时钟信号的延迟部件，所述延迟时钟信号对应于所述时钟信号并在时间上有偏移，以及，
所述第一网络配置(T1-T3)和所述第二网络配置(T2-T4)被配置为提供取决于所述时钟信号和所述延迟时钟信号的组合的所述第一节点状态(401)和所述第二节点状态(402)。
5.如权利要求4所述的电路，其特征在于：
所述第一网络配置(T1-T3)包括开关的第一串联配置，所述开关被配置成取决于所述时钟信号和所述偏移后的时钟信号，以及
所述第二网络配置(T2-T4)包括开关的第二串联配置，所述开关被配置成取决于所述时钟信号和所述偏移后的时钟信号。
6.如权利要求5所述的电路，其特征在于：
所述第一串联配置包括数据开关(T5)，它被配置成取决于所述数据信号，以及
所述第二串联配置包括数据非开关(T6)，它被配置成取决于数据信号的反相。
7.如权利要求6所述的电路，其特征在于：
所述第一串联配置(T1-T3)包括第一和第二终端节点，
所述第二串联配置(T2-T4)包括第三和第四终端节点，
所述第一终端节点提供所述第一节点状态(401)，
所述第三终端节点提供所述第二节点状态(402)，以及
所述第二和第四终端节点被连接到参考电压。
8.如权利要求7所述的电路，其特征在于：
所述数据开关(T5)和所述数据非开关(T6)被配置在所述第一和第二串联配置中，以使所述数据开关(T5)和所述数据非开关(T6)各自的节点形成连接到所述参考电压的所述第二和第四终端节点。
9.如权利要求5所述的电路，其特征在于：
所述第一串联配置(T1-T3)包括输入和输出，并且
所述第一串联配置(T1-T3)的所述输入对应于所述数据信号，同时所述第一串联配置(T1-T3)的所述输出提供所述第一节点状态(401)，以及
所述第二串联配置(T2-T4)包括输入和输出，并且
所述第二串联配置(T2-T4)的所述输入对应于所述数据信号的反相，同时所述第二串联配置(T2-T4)的所述输出提供所述第二节点信号(402)。
10.如权利要求1所述的电路，其特征在于还包括：
第三网络配置(T1-T3b)，它被配置为影响所述第一节点状态(401)，以及
第四网络配置(T2-T4b)，它被配置为影响所述第二节点状态(402)。
11.如权利要求10所述的电路，其特征在于还包括：
第二脉冲发生器(410b)，它被配置成能将取决于至少一个另外输入的第二状态，经过至少所述第三(T1-T3b)和第四(T2-T4b)网络配置之一传播到至少所述第一(401)和第二(402)节点状态之一。
12.如权利要求10所述的电路，其特征在于：
所述第三(T1-T3b)和第四(T2-T4b)网络配置被配置成传播对应于所述电路的扫描测试配置的状态值。
13.如权利要求1所述的网络配置，其特征在于：
至少所述第一网络配置(T1-T3)和所述第二网络配置(T2-T4)的之一还被配置成根据第二数据输入(B)的状态提供至少所述第一节点状态(401)和所述第二节点状态(402)之一。
14.一种触发器，它包括：
连接在参考节点和第一节点(401)之间的第一串开关(T1-T3-T5)，
连接在所述参考节点和第二节点(402)之间的第二串开关(T2-T4-T6)，以及
连接在所述第一节点(401)和所述第二节点(402)之间的交叉耦合反相器(421，422)，
其特征在于：
所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)各自包括：
由时钟信号控制的时钟开关(T1，T2)，
    由所述时钟信号的反相控制的时钟非开关(T3，T4)，所述时钟信号的反相与所述时钟信号之间存在时间上的偏移，以及
    数据开关(T5，T6)，以及
由数据信号控制所述第一串开关(T1-T3-T5)的所述数据开关(T5)，并且
由所述数据信号的反相控制所述第二串开关(T2-T4-T6)的所述数据开关(T6)。
15.如权利要求14所述的触发器，其特征在于：
所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)中的各串开关包括n沟道晶体管。
16.如权利要求14所述的触发器，其特征在于：
所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)中各串开关中的所述数据开关(T5，T6)被连接到所述参考节点。
17.如权利要求16所述的触发器，其特征在于：
所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)中各串开关中的所述时钟开关(T1，T2)分别被连接到所述第一节点(401)和第二节点(402)，以及
所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)中各串开关中的所述时钟非开关(T3，T4)被连接在所述第一串开关(T1-T3-T5)和第二串开关(T2-T4-T6)中各串开关中的所述时钟开关(T1，T2)和数据开关(T5，T6)之间。
18.一种触发器，它包括：
连接在数据输入和第一节点(401)之间的第一串开关(T1-T3)，
连接在所述数据输入的反相和第二节点(402)之间的第二串开关(T2-T4)，以及
连接在所述第一节点(401)和所述第二节点(402)之间的交叉耦合反相器(421，422)，
其特征在于：
所述第一串开关(T1-T3)和第二串开关(T2-T4)中的各串开关包括：
    由时钟信号控制的时钟开关(T1，T2)，
    由所述时钟信号的反相控制的时钟非开关(T3，T4)，所述时钟信号的反相与所述时钟信号之间存在时间上的偏移。
19.如权利要求18所述的触发器，其特征在于：
所述第一串开关(T1-T3)和第二串开关(T2-T4)中的各串开关包括n沟道晶体管。
20.如权利要求18所述的触发器，其特征在于：
所述第一串开关(T1-T3)和第二串开关(T2-T4)中各串开关中的所述时钟开关(T1，T2)分别被连接到所述第一节点(401)和第二节点(402)，
所述第一串开关(T1-T3)的时钟非开关(T3)被连接在所述数据输入和所述第一串开关(T1-T3)的所述时钟开关(T1)之间，以及
所述第二串开关(T2-T4)的所述时钟非开关(T4)连接在所述数据输入的反相和所述第二串开关(T2-T4)的所述时钟开关(T2)之间。
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