JP2007504734A

JP2007504734A - スタティックラッチ

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Publication number: JP2007504734A
Application number: JP2006525202A
Authority: JP
Inventors: パウルウィーラヒェ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-09-03
Filing date: 2004-08-26
Publication date: 2007-03-01
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Abstract

スタティックラッチ（８０）は、イネーブルの場合には、入力データ（Ｄ）及びその補データ（ＤＮ）を出力端子（１００）及び相補出力端子（９８）に転送され、イネーブルでない場合には、入力データ（Ｄ，ＤＮ）を出力端子（１００，９８）において維持する。入力データ（Ｄ，ＤＮ）は、第２及び第３のトランジスタ（８６，８８）をゲートし、イネーブル信号（Ｇ）は、第１のトランジスタ（９０）をゲートし、この結果、ラッチ（８０）がイネーブルである場合に、第１及び第２のトランジスタ（９８，８６）並びに第１及び第３のトランジスタ（９０，８８）が入力データ（Ｄ）及びその補データ（ＤＮ）を指定された出力端子（１００，９８）に転送し、ラッチ（８０）がディスエーブルである場合に、前記入力端子（９２，９４）を切断し、現在の出力値（Ｑ，ＱＮ）を維持する。

Description

本発明はスタティックラッチ（static latch）に関する。

ラッチは当技術分野において周知であり、データをバッファ即ち一時的に記憶するために頻繁に使用される。標準的なスタティックラッチは２つの状態で動作する。第１の状態において、前記スタティックラッチは、前記ラッチの入力部を対応する出力部に、及び前記ラッチの相補（complementary）入力部を対応する相補出力部に接続する。入力データ信号及びその相補型は、夫々の出力部に自由に伝播することができる。前記ラッチが第２の状態にある場合、前記ラッチは、前記ラッチの夫々の入力部を対応する出力部から切断し、前記ラッチの夫々の最後の出力状態は、対応する出力部に保持される。

しかしながら、従来のラッチは、比較的多数の構成要素を使用する。したがって、所要の半導体チップ面積及び製造コストは高い。更に、前記ラッチは、比較的多量の電力を消費する。

従来のＣＭＯＳスタティックラッチの例は、図１ａ及び図２に示される。

図１ａのスタティックラッチ１０は、４つのインバータ１２、１４、１６及び１８と、２つのトライステート（tri-state）インバータ２０及び２２と、３つの入出力端子２４、２６及び２８とを有する。

第１のインバータ１２は、ラッチ１０に対して入力制御信号Ｇを運ぶ入力制御端子２６として機能する入力部と、第２のインバータ１４の入力部に接続される出力部３０とを有する。第１のトライステートインバータ２０は、ラッチ１０の入力データ信号Ｄを運ぶデータ入力端子２４として機能する入力部と、第３のインバータ１６及び第４のインバータ１８の入力部並びに第２のトライステートインバータ２２の出力部に接続される出力部３２とを有する。第３のインバータ１６は、ラッチ１０の出力データ信号Ｑを運ぶデータ出力端子２８として機能する出力部を有する。第４のインバータ１８は、第２のトライステートインバータ２２の入力部に接続される出力部３４を有する。第１のインバータ１２の出力部３０は、２つのトライステートインバータ２０及び２２の夫々の第１の制御端子にも接続される。第２のインバータ１４の出力部３６は、２つのトライステートインバータ２０及び２２の夫々の第２の制御端子に接続される。

ラッチ１０がイネーブルにされる（enabled）、即ち制御端子２６に供給されたイネーブル信号Ｇがハイであり、Ｇ＝１である場合、ラッチ１０は、効果的にトランスペアレント（transparent）であり、データ入力端子２４に供給される入力データＤは、ラッチ１０の出力端子２８に転送される。ラッチ１０がイネーブルである間、入力データＤに対する変化は、出力端子２８に反映される。ラッチ１０がディスエーブルにされる、即ち制御端子２６におけるイネーブル信号がＧ＝０である場合、ラッチ１０は、入力データＤに対する変化にかかわらず出力端子２８における出力データＱの現在の値を保持し、即ちラッチ１０はもはやトランスペアレントではなく、データ入力端子２４は、データ出力端子２８から効果的に切断される。

ラッチ１０は、イネーブルである場合、即ちＧがハイである場合にデータ入力Ｄを出力端子２８に転送し、ディスエーブルである場合、即ちＧがローである場合、出力データＱの現在の値を維持するように動作する。第１及び第２のトライステートインバータ２０及び２２は、ラッチ１０がイネーブルである場合、入力データＤが出力端子２８に伝播されるようにトライステートインバータ２０及び２２が第３及び第４のインバータ１６及び１８を駆動するように、第２及び第１のインバータ１４及び１２によりそれぞれ生成されたイネーブル信号Ｇ及び補信号（complement）ＧＮにより始動される。ディスイネーブルにされる場合、入力データＤの値にかかわらず出力データＱの値が現在の値に維持される。

第２のトライステートインバータ２２及び第４のインバータ１８は、第１のトライステートインバータ２０がディスエーブルであり、Ｇ＝０であり、即ちラッチ１０がディスエーブルである場合に、出力部の現在の値を維持する保持回路を効果的に形成する。ラッチ１０がイネーブルであり、Ｇ＝１である場合、第１のトライステートインバータ２０はイネーブルであり、入力データＤを反転し、補信号ＤＮを出力する。反転された入力データＤＮは、この場合、出力端子２８において出力データＱを与えるように第３のインバータ１６により反転される。

第１のトライステートインバータ２０がディスエーブルであり、Ｇ＝０である場合、第１のトライステートインバータ２２の出力部３２はディスエーブルであり、高インピーダンス、即ち開回路が出力部３２に存在する。第１のトライステートインバータ２０は、効果的に切断され、第４のインバータ１８は、入力データの前の値Ｄ(−１)を第２のトライステートインバータ２２の入力部３４に供給する。ラッチ１０がディスエーブルであり、即ちＧＮ＝１である場合、第２のトライステートインバータ２２は、イネーブルであり、反転された入力データの前の値ＤＮ(−１)が第２のトライステートインバータ２２から出力される。これは、この場合、第３のインバータ１６の入力部３２に供給され、ここで、これは反転され、データ入力の前の値Ｄ(−１)がラッチ１０の出力端子２８において生成される。

ラッチ１０がディスイネーブルであり、即ちＧ＝０であり、したがって第１のトライステートインバータ２０がディスイネーブルであり、第２のトライステートインバータ２２がイネーブルである限り、入力データＤの現在の値は、第２のトライステートインバータ２２の入力部３４に供給され、この現在の値は、入力端子２４における信号Ｄの変化にかかわらず出力端子２８において維持される。

４つ全てのインバータは、標準的なＣＭＯＳインバータであってもよい。図１ｂは、ＰＭＯＳトランジスタ４０₁及びＮＭＯＳトランジスタ４２₁を有する、図１ａに図示されたもののような標準的なＣＭＯＳインバータの一例を図示する。ＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４２のそれぞれのゲート及びドレインは、前記インバータのそれぞれ入力端子及び出力端子を形成するために一緒に接続される。前記ＰＭＯＳトランジスタのソースは、正電源レールＶＤＤに接続され、前記ＮＭＯＳトランジスタのソースは、負電源レールＧＮＤに接続される。

図１ｃは、第１及び第２のＰＭＯＳトランジスタ４０₂及び４０₃並びに第１及び第２のＮＭＯＳトランジスタ４２₂及び４２₃を有する、図１ａに図示されたもののような標準的なＣＭＯＳトライステートインバータの一例を図示する。前記第２のＰＭＯＳトランジスタ４０₃及び第２のＮＭＯＳトランジスタ４２₃の夫々のゲートは、一緒に接続され、前記トライステートインバータの入力端子を形成する。第２のＰＭＯＳトランジスタ４０₃のソースは、正電源ＶＤＤに接続され、前記第２のＮＭＯＳトランジスタのソースは負電源ＧＮＤに接続される。

第１のＰＭＯＳ及び第１のＮＭＯＳトランジスタ４０₂及び４２₂の夫々のドレインは、一緒に接続され、前記トライステートインバータの出力端子を形成する。前記第１のＰＭＯＳトランジスタ４０₂のソースは、第２のＰＭＯＳトランジスタ４０₃のドレインに接続され、第１のＮＭＯＳトランジスタ４２₂のソースは、第２のＮＭＯＳトランジスタ４２₃のドレインに接続される。前記第１のＰＭＯＳトランジスタのゲートは、前記トライステートインバータに対する第１の制御端子として機能し、前記第１のＮＭＯＳトランジスタのゲートは、前記トライステートインバータに対する第２の制御端子として機能する。

図１ａを参照すると、このようなラッチ１０が、トライステートインバータ２０及び２２の動作のためにイネーブル制御信号Ｇ及び補信号ＧＮの両方を必要とすることが明らかに分かる。図１ｂ及び図１ｃから容易に推定されることができるように、図１ａのラッチ１０は、総数１６のＮＭＯＳ及びＰＭＯＳトランジスタを有し、したがって、特に、電流処理性能を適合するためにＰＭＯＳトランジスタがＮＭＯＳトランジスタの物理的サイズのほぼ３倍でなければならないという事実を踏まえると、大きなセルサイズ及び高い電力消費を持つ不利点を被る。

図２は、代替的な従来のスタティックラッチを図示する。このラッチ５０は、４つのインバータ５２、５４、５６及び５８と、伝送回路６０と、３つの入出力端子６２、６４及び６６とを有する。

この図２内の４つ全てのインバータ５２ないし５８は、図１ｂに図示されたタイプの標準的なＣＭＯＳインバータであってもよい。インバータ５２及び５４は、図１ａの夫々のインバータ１２及び１４に対応する。

伝送回路６０は、一緒に接続された夫々のドレイン端子及びソース端子を持つＮＭＯＳトランジスタ６８及びＰＭＯＳトランジスタ７０を有する。共通の前記ドレイン端子は、ラッチ５０の入力データ信号Ｄを運ぶデータ入力端子６２を形成する。共通のソース端子６９は、インバータ５６及び５８の夫々の入力端子及び出力端子に接続される。インバータ５６及び５８の夫々の出力及び入力端子は一緒に接続され、ラッチ５０の出力データ信号Ｑを運ぶデータ出力端子６２を形成する。したがって、インバータ５６及び５８は、バックツーバック（back-to-back）様式で接続される。ＰＭＯＳトランジスタ７０のゲート端子は、第１のインバータ５２の出力部に接続され、反転したイネーブル信号ＧＮを受け取る。ＮＭＯＳトランジスタ６８のゲート端子は、第２のインバータ５４の出力部に接続され、イネーブル信号Ｇを受け取る。

ラッチ５０の伝送回路６０は、イネーブルの場合、入力データＤを出力端子６６に伝送するように動作する。ディスエーブルの場合、前記入力データは伝送されない。ラッチ６０の出力端子６６に接続された入力端子と、特に伝送回路６０の共通ソース端子６９に接続された出力端子とを持つインバータ５８は、フィードバックループを提供する。このフィードバックループは、伝送回路６０がディスエーブルである場合に、出力データＱの値が入力データＤに対する変化に関わらず現在の値に保持されることを保証する。

しかしながら、図１ａのラッチ１０の場合のように、ラッチ５０は、イネーブル信号Ｇ及び補信号ＧＮの両方を必要とする。更に、トランスペアレント、即ちイネーブルである場合に伝送回路６０が、伝送回路６０の入力端子６２から伝送回路６０の共通ソース出力端子６９までの直接的な経路を示す。この直接的な経路は、入力データＤが状態を変化させる場合に入力データＤに過剰なノイズを生じる。更に、伝送回路６０は、ＰＭＯＳ及びＮＭＯＳトランジスタの両方を含む。ＰＭＯＳトランジスタは同等なＮＭＯＳトランジスタの３倍近い大きさであるので、ＰＭＯＳトランジスタの包含は、したがって、不利に所要のセル面積を増大する。図２のラッチ５０が図１ａのラッチ１０より６つ少ないトランジスタを必要とするが、図２のラッチ５０は、それでも依然として比較的大きなセル面積を必要とする。

ラッチ及びフリップフロップ等に関する他の情報は、William J. Dally, John W. Poulton, “Digital systems engineering”, 1999の１２章“Latches and Flip-Flops”及び米国特許公報第５７８９９５６で見つけられることができる。

したがって、図１及び２により図示されるように、典型的なＣＭＯＳスタティックラッチにおいて、１０ないし１６の総数のＭＯＳＦＥＴが使用される。各ラッチ１０、５０に必要とされる多数のＭＯＳＦＥＴ装置は、結果として特に大きなセル面積を生じ、これは不利点である。更に、図１及び２に図示されたラッチ１０及び５０から明らかなように、これらのラッチ１０及び５０の動作は、イネーブル信号Ｇ及び補信号ＧＮの両方を必要とし、これは他の不利点である。したがって、これらの信号Ｇ及びＧＮを生成するために、４つの追加のＭＯＳＦＥＴ、即ち２つの追加のインバータ１２及び１４が必要とされる。

本発明の目的は、実装密度を減少し、複数のスタティックラッチを組み込む装置のセル面積を減少することである。

したがって、イネーブル信号Ｇの補信号ＧＮを必要としないラッチ回路を提供することにより構成要素の数を減少することが望ましい。

本発明の目的は、本発明の一態様によると、イネーブル信号によりイネーブルにされた場合には、少なくとも１つの第１の入力データ及び前記第１の入力データの補データである第２の入力データをそれぞれの第１及び第２の出力端子に転送し、ディスエーブルにされた場合には、前記出力端子における現在の値を維持するスタティックラッチであって、前記スタティックラッチが、前記少なくとも１つの第１の入力データを受け取る少なくとも１つの第１の入力端子と、前記少なくとも１つの第２の入力データを受け取る少なくとも１つの第２の入力端子と、前記イネーブル信号を受け取る制御端子とを有し、前記イネーブル信号が第１のトランジスタをゲートし、前記少なくとも１つの第１の入力データが少なくとも１つの第２のトランジスタをゲートし、前記少なくとも１つの第２の入力データが少なくとも１つの第２のトランジスタをゲートし、この結果、前記ラッチがイネーブルである場合に、前記第１及び第２のトランジスタが前記入力データを出力ドライバを介して前記第１の出力端子に転送し、前記第１及び第３のトランジスタが前記第２の入力データを前記出力ドライバを介して前記第２の出力端子に転送し、前記ラッチがディスエーブルである場合に、前記第１及び第２の入力端子が前記出力ドライバから切断され、前記第１及び第２の出力端子における現在の値が維持されるスタティックラッチを提供することにより達成される。

前記ラッチは、したがって、イネーブル信号Ｇ及び補信号ＧＮの両方を必要としない。構成要素の数は減少されることができ、したがって、これらのラッチを組み込む装置のセル面積を減少する。更に、本発明によるラッチは、低いクロックロード（clock load）、減少された閾値下リーク、向上された速度及び減少された電力消費を持つ。

本発明のこれら及び他の態様は、以下に記載される実施例を参照して明らかにされ説明される。

本発明の実施例は、添付図面を参照して説明される。

本発明の一実施例が、図３を参照してここで説明される。ラッチ８０は、２つのインバータ８２及び８４と、３つのＮＭＯＳトランジスタ８６、８８及び９０と、５つの入出力端子９２、９４、９６、９８及び１００とを有する。

この図３における２つのインバータ８２及び８４は、図１ｂに図示されたタイプの標準的なＣＭＯＳであってもよい。インバータ８２及び８４は、図２の夫々のインバータ５８及び５６に対応する。

第１及び第２のトランジスタ８６及び８８は、一緒に接続された夫々のソース端子９３を持つ。これらの共通のソース端子９３は、第３のトランジスタ９０のドレイン端子にも接続される。第１のトランジスタ８６のドレイン端子は、前記ラッチの補データ出力信号ＱＮを運ぶデータ出力端子９８を形成する。第２のトランジスタ８８のドレイン端子は、前記ラッチのデータ出力信号Ｑを運ぶデータ出力端子１００を形成する。第３のトランジスタ９０のソース端子は、負電源レールＧＮＤに接続される。３つのＮＭＯＳトランジスタ８６、８８及び９０は、一緒に集合的にグループ分けされ、ラッチ８０に対する入力回路９０を形成する。２つのインバータ８２及び８４は、バックツーバックの様式で前記ラッチの２つの出力端子９８及び１００間に接続される。第１及び第２のトランジスタ８６及び８８の夫々のゲート端子は、それぞれ２つのデータ入力端子９２及び９４に対応する。２つのデータ入力端子９２及び９４は、それぞれ相補的な入力データ信号Ｄ及びＤＮを運ぶ。第３のトランジスタ９０のゲート端子は、入力制御信号Ｇを運ぶ入力制御端子９６に対応する。

図３のラッチ８０のレイアウトは、図４に示される。

図３及び図４のラッチ８０の動作は、非常に単純である。制御端子９６におけるイネーブル信号Ｇがハイである場合、前記ラッチはトランスペアレントであり、即ち夫々の入力端子９２及び９４における対応する相補的な入力信号Ｄ及びＤＮは、相補的な出力信号ＱＮ及びＱを運ぶ夫々の出力端子１００及び９８に対して自由に伝播することができる。制御端子９６におけるイネーブル信号Ｇがローである場合、相補的な入力信号Ｄ及びＤＮは、出力端子９８及び１００から切断される。この状態、保持状態において、ラッチ８０の相補的な出力信号Ｑ及びＱＮは、最新の値を保持する。この保持状態において、相補的な入力Ｄ及びＤＮは同時にハイであることは可能ではなく、そうでなければラッチ８０の状態は壊される。

図３のラッチ８０に対する真理値表が下の表１に示される。
表Ｉ．ラッチの機能的動作

データ入力信号及び出力信号は、真（true）及び補（complementary）の両方の形式で上に示される。もちろん、理解されることができるように、ラッチ８０が前記保持状態にある、即ちイネーブル信号Ｇ＝０である場合、Ｄ及びＤＮにおける同時のハイレベルは、実際には、避けられる。そうでなければラッチ８０の状態が失われる。

前記ラッチの状態は、出力端子９８及び１００のいずれかにおいて論理‘０’を強要することにより変化する。この原理はしばしばＳＲＡＭメモリセルで使用される。

本発明の実施例によると、ラッチ８０が保持状態にある場合、即ちラッチ８０がディスエーブルである場合に相補的な入力信号Ｄ及びＤＮが決して同時にハイにならないことを保証することは、少なくとも２つの方法で保証されることができ、相補的な入力信号Ｄ及びＤＮが、他の以前のラッチセルの相補的な出力端子に接続されるか（図５を参照して以下により詳細に説明される）、又は２つの相補的な入力信号Ｄ及びＤＮが、図７を参照して以下により詳細に説明される入力段の用いてシングルレール信号Ｄ’から算出される。

図１ａに示される従来のラッチ１０に対する本発明の７トランジスタラッチ８０の比較は、下の表IIに与えられる。
表II 図１ａの従来のラッチに対する図３の提案されたラッチの比較

上の表IIから明らかなように、本発明の好適実施例によるラッチ８０のサイズは、図１ａの従来のトライステートインバータラッチ１０に対して大幅に改良されている。このサイズは約７５％減少されている。表IIにリストされた比較で実行された遅延測定に関して、夫々のラッチ８０の２つは、図５に示されるように直列に接続された。表IIの結果は、遅延を１６５ｐｓから１２５ｐｓに減少する大幅な改良が達成されたことを示す。入力データ端子９２及び９４並びに入力制御端子９６の容量も従来のトライステートインバータラッチ１０のものより大幅に小さい。他の大幅な改良は、ラッチ８０の電力消費を減少することで達成されている。表IIにおける結果は、クロックのみ、並びにデータ及びクロックで消費された減少されたエネルギを示す。

本発明の実施例によるラッチ８０は、特にＦＩＦＯモジュールで有用である。このようなＦＩＦＯは、他の信号処理に向かう途中である場合に中間データを記憶するためにデジタルなシステムオンチップ（system-on-a-chip）で使用される。例えばMOUSETRAP FIFO Montek Singh及びSteven M. Nowick, “MOUSETRAP:Ultra-High-Speed Transition-Signaling Asynchronous Pipelines”, IEEE ICCD 2001コンセプト内に開示されているように、クロック信号が自己タイミング型回路（self-timed circuit）を用いて生成される場合、本発明の実施例によるラッチ８０を有するＦＩＦＯは、グローバルクロック信号の存在無しでも実現されることができる。前記ＭＯＵＳＥＴＲＡＰＦＩＦＯは非同期性であり、したがって読み取り及び書き込みは同時に起こる必要がない。したがって、前記ＭＯＵＳＥＴＲＡＰＦＩＦＯは、クロックドメインクロッシング（clock domain crossing）における完璧な記憶バッファである。本発明の好適実施例のラッチ８０を組み込むＭＯＵＳＥＴＲＡＰＦＩＦＯは、状態要素の非常に効率的な実施である。改良された効率性は、本発明の実施例のラッチ８０の小さなセルサイズと、イネーブル信号Ｇの唯一の極性が動作のトランスペアレント及び保持モードに対して必要とされるという事実とによる。図１ａ及び図２に示されるように、典型的なラッチ１０、５０は、イネーブル信号Ｇ及びその補信号ＧＮの両方を必要とする。

更に、本発明における実施例によるラッチ８０は、夫々のトランジスタのスイッチをオンにするために１つのトランジスタ閾値電圧Ｖtを超えるのにラッチ８０に対する入力信号Ｄ、ＤＮ及びＧのみが必要とされるので、低電圧、即ち３ボルト以下の環境で使用されることができるという利点を持つ。

図５は、単純なシフトレジスタ１１０を形成するために機能的に接続された図３に図示されたタイプの第１及び第２のラッチ８０₁及び８０₂のチェーンを示す。ここで説明の目的で、２つのラッチ８０₁及び８０₂が示されているが、如何なる数Ｎのラッチ８０が任意の長さのチェーンに対して接続されてもよいと理解されることができる。したがって、特に、ラッチ８０_Nの制御に依存するシフトレジスタ及びＦＩＦＯが実現されることができる。

ラッチ８０₁及び８０₂の夫々は、相補的なデータ入力端子と、相補的なデータ出力端子と、単一の入力制御端子とを有する。

第１のラッチ８０₁は、夫々の相補的な入力データ信号Ｄ₁及びＤＮ₁を夫々の相補的なデータ入力端子１１２及び１１４で受け取り、夫々の相補的な出力データ信号Ｑ₁及びＱＮ₁を夫々の相補的なデータ出力端子１１６及び１１８に供給する。第２のラッチ８０₂は、夫々の相補的な入力データ信号Ｄ₂及びＤＮ₂を夫々の相補的なデータ入力端子１１６及び１１８で受け取り、夫々の相補的な出力データ信号Ｑ₂及びＱＮ₂を夫々の相補的なデータ出力端子１２０及び１２２に供給する。第１のラッチ８０₁の相補的なデータ出力端子１１６及び１１８は、第２のラッチ８０₂の相補的なデータ入力端子１１６及び１１８に直接的に接続され、したがってこれらを形成する。したがって、第１のラッチ８０₁の相補的な出力データ信号Ｑ₁及びＱＮ₁は、第２のラッチ８０₂の相補的な入力データ信号Ｄ₂及びＤＮ₂として機能する。

図６の波形に示されるように、第１のラッチ８０₁の相補的な入力データ信号Ｄ₁及びＤＮ₁は、前記レジスタにより第２のラッチ８０₂の相補的なデータ出力端子１２０及び１２２に向けてシフトされる。

図６において、シフトレジスタ１１０の応用例に対応する様々な波形が示されている。シフトレジスタ１１０の動作は、前記チェーン内の偶数のラッチのイネーブル信号Ｇが奇数のラッチの補信号である場合に実現される。したがって、このような実現において、前記チェーン内の連続したラッチ８０₁及び８０₂の対は、マスタ／スレイブ・フリップフロップを形成する。

ラッチ８０のデータ出力信号Ｑ及びＱＮが決して同時にハイになることがないことに注意する。これは、インバータ遅延後に一方のデータ入力端子が論理‘１’に変化する前に他方のデータ入力端子において論理‘０’への遷移を必要とするので、常に当てはまる。

ラッチ８０が保持状態、即ちＧ＝０である場合、入力データＤ及びその補データＤＮは、両方とも同時にハイになると前記ラッチのコンテンツを崩壊させるので、Ｄ＝１且つＤＮ＝０からＤ＝０且つＤＮ＝１に切り替えるときに両方とも同時にハイではないことが必要である。図５に図示されるように、本発明の好適実施例のラッチ８０が直列に接続される場合、Ｄ＝１且つＤＮ＝１は決して生じない。しかしながら、Ｄ＝１且つＤＮ＝１が前記チェーン内の第１のラッチ８０₁に対して生じないことを保証することは必要である。

この理由により、図７で与えられた回路は、本発明の好適実施例のラッチ８０と共に使用されることができる。図７の回路は、モノレールデータ入力信号Ｄ’を２つのデュアルレール符号化信号に変換する単純な変換回路１３０である。図７の回路の波形トレースは、図８に与えられる。

変換回路１３０は、インバータ１３２と、ＰＭＯＳトランジスタ１３４と、ＮＭＯＳトランジスタ１３６と、３つの入出力端子１３８，１４０及び１４２とを有する。

この図７におけるインバータ１３２は、図１ｂに図示されたタイプの標準的なＣＭＯＳインバータであってもよい。ＰＭＯＳトランジスタ１３４は、入力データ信号Ｄ’を運ぶ前記変換回路の入力データ端子１３８に接続されたソース端子と、ＮＭＯＳトランジスタ１３６のドレイン端子に接続されたドレイン端子とを有する。ＰＭＯＳトランジスタ１３４及びＮＭＯＳトランジスタ１３６の共通のドレイン端子は、前記変換回路の出力データ端子１４２を形成し、出力データ信号Ｑを運ぶ。ＰＭＯＳトランジスタ１３４のゲート及びＮＭＯＳトランジスタ１３６のソースは、負電源レールＧＮＤに接続される。インバータ１３２の入力部は、前記変換回路の入力データ端子１３８に接続される。インバータ１３２の出力部は、ＮＭＯＳトランジスタ１３６のゲート端子に接続され、相補出力データ信号ＱＮを運ぶ前記変換回路の出力データ端子１４０を形成する。

変換回路１３０は、入力データ端子１３８におけるシングルデータ入力信号Ｄ’を夫々の出力データ端子１４２及び１４０におけるデュアルデータ出力信号Ｑ及びＱＮに変換するように動作し、データ出力信号の一方ＱＮは、他方Ｑの反転であり、図８に図示されるようにデータ入力信号Ｄ’の反転である。

図９は、本発明のラッチ８０の代替実施例を図示し、ここでラッチ８０の本実施例８０’の状態を変更するために図３のプルダウンネットワークの代わりにプルアップ回路が使用される。

図９のラッチ８０’は、２つのインバータ１５０及び１５２と、５つの入出力端子１５４，１５６，１５８，１６０及び１６２と、３つのＰＭＯＳトランジスタ１６４、１６６及び１６８とを有する。

この図９における２つのインバータ１５０及び１５２は、図１ｂに図示されたタイプの標準的なＣＭＯＳインバータであってもよい。インバータ１５０及び１５２は、図３の夫々のインバータ８２及び８４に対応する。

図９を参照すると、第１及び第２のＰＭＯＳトランジスタ１６４及び１６６は、一緒に接続された夫々のソース端子１６３を持つ。これらの共通のソース端子１６３は、第３のＰＭＯＳトランジスタ１６８のドレイン端子にも接続される。第１のトランジスタ１６４のドレイン端子は、前記ラッチの相補データ出力信号ＱＮを運ぶ出力端子１６０を形成する。第２のＰＭＯＳトランジスタ１６６のドレイン端子は、前記ラッチのデータ出力信号Ｑを運ぶ出力端子１６２を形成する。第３のＰＭＯＳトランジスタ１６８のソース端子は、正電源レールＶＤＤに接続される。２つのインバータ１５０及び１５２は、前記ラッチの２つの出力端子１６０及び１６２間にバックツーバックの様式で接続される。第１及び第２のＰＭＯＳトランジスタ１６４及び１６６の夫々のゲート端子は、それぞれ２つのデータ入力端子１５４及び１５６に対応する。２つのデータ入力端子１５４及び１５６は、それぞれ相補的な入力データ信号Ｄ及びＤＮを運ぶ。第３のＰＭＯＳトランジスタ１６８のゲート端子は、図３におけるイネーブル信号Ｇの補信号である制御信号ＧＮを運ぶ入力制御端子１５８に対応する。

図９のラッチ８０’の動作は、図３に示されたラッチ８０のものと同様である。しかしながら、ラッチ８０’のこの特定の実施例において、Ｄ＝０及びＤＮ＝０は同時に生じてはならないか、又はラッチ８０’のコンテンツは壊され、ＧＮ＝０の場合にラッチ８０’はトランスペアレント、即ちイネーブルになる。

本発明の他の代替実施例は、図１０に示される。

このラッチ８０’’の実施例において、図３のラッチ８０は、図３に示されたタイプの２つの入力回路９９₁及び９９₂を含むように適合されている。図１０を参照すると、夫々の入力回路９９₁及び９９₂は、入力信号及び制御信号の２つのセット、夫々Ｄ１、ＤＮ１及びＧ１並びにＤ２、ＤＮ２及びＧ２を持つ。単純のため、２つの入力回路９９₁及び９９₂のみが図示されているが、如何なる数Ｎの入力回路９９でも実現されることができることが理解されることができる。２つの入力回路９９₁及び９９₂の夫々の相補的なデータ出力端子は夫々一緒に接続され、夫々相補的なデータ出力信号ＱＮ及びＱを運ぶ、バックツーバックのインバータ８２及び８４が接続された、共通の相補的なデータ出力端子９８’及び１００’を形成する。

ラッチ８０’’の本実施例において、ＮＭＯＳトランジスタのプルダウンネットワークが図３のように使用されるが、もちろんこのラッチ８０’’が図９に示されるようなＰＭＯＳトランジスタ１６４、１６６及び１６８のプルアップネットワークを用いて実現されることができることは理解されることができる。

図１１は、ブーリアン関数を実行する本発明の実施例によるスタティックラッチの応用例を図示する。この模範的実施例において、イネーブル信号Ｇ＝１の場合、Ａ且つＢである。

図１１のスタティックラッチＡＮＤ回路１８０は、２つのインバータ１８２及び１８４と、５つのＮＭＯＳトランジスタ１８６，１８８，１９０，１９２及び１９４と、５つの入出力端子１９６，１９８，２００，２０２及び２０４とを有する。

この図１１における２つのインバータ１８２及び１８４は、図１ｂに図示されるタイプの標準的なＣＭＯＳインバータであってもよい。インバータ１８２及び１８４は、図３の夫々のインバータ８２及び８４に対応する。

第１、第２及び第３のＮＭＯＳトランジスタ１８６，１８８及び１９０は、夫々互いに直列に接続される。第４及び第５のＮＭＯＳトランジスタ１９２及び１９４は、夫々互いに並列に接続される。

第１のＮＭＯＳトランジスタ１８６のドレインは、２つのインバータ１８４及び１８２の夫々の入出力端子に接続され、相補データ出力信号ＱＮを運ぶスタティックラッチＡＮＤ回路１８０の相補データ出力端子２０６を形成する。第２のＮＭＯＳトランジスタ１８８のドレインは、第１のＮＭＯＳトランジスタ１８６のソースに接続される。第３のＮＭＯＳトランジスタ１９０のドレイン２１０は、第２のＮＭＯＳトランジスタ１８８のソースに接続される。第３のＮＭＯＳトランジスタ１９０のソースは、負電源レールＧＮＤに接続される。

夫々の第１及び第２のＮＭＯＳトランジスタ１８６及び１８８のゲートは、夫々スタティックラッチＡＮＤ回路１８０のデータ入力端子１９６及び１９８を形成し、夫々データ入力信号Ａ及びＢを運ぶ。第３のトランジスタ１９０のゲートは、制御入力信号Ｇを運ぶスタティックラッチＡＮＤ回路１８０の制御入力端子２０４を形成する。

第４及び第５のＮＭＯＳトランジスタ１９２及び１９４のドレインは、２つのインバータ１８２及び１８４の夫々の入出力端子に接続され、データ出力信号Ｑを運ぶスタティックラッチＡＮＤ回路１８０のデータ出力端子２０８を形成する。第４及び第５のＮＭＯＳトランジスタ１９２及び１９４のソースは、両方とも第３のＮＭＯＳトランジスタ１９０のドレイン２１０に接続される。

夫々の第４及び第５のＮＭＯＳトランジスタ１９２及び１９４のゲートは、夫々スタティックラッチＡＮＤ回路１８０の相補データ入力端子２０２及び２０４を形成し、夫々相補データ入力信号ＡＮ及びＢＮを運ぶ。

図１２は、本発明の実施例による２つの単純なシフトレジスタ１１０₁及び１１０₂のチェーンを図示する。

図５に図示されたタイプの第１及び第２のシフトレジスタ１１０₁及び１１０₂のチェーンは、機能的に接続されて４ラッチシフトレジスタ２２０を形成する。ここで説明の目的で、２つのシフトレジスタ１１０₁及び１１０₂が示されているが、如何なる数Ｎのシフトレジスタ１１０が任意の長さのチェーンに対して接続されてもよいことが理解されることができる。

シフトレジスタ１１０₁及び１１０₂の夫々は、相補的なデータ入力端子と、相補的なデータ出力端子と、デュアル制御端子とを有する。

第１のシフトレジスタ１１０₁は、夫々の相補的な入力データ信号Ｄ及びＤＮを夫々の相補的なデータ入力端子２２２及び２２４において受け取り、夫々の相補的な出力データ信号を夫々の相補的なデータ出力端子において供給する。第２のシフトレジスタ１１０₂は、相補的なデータ出力端子２２６及び２２８から夫々の相補的な出力データ信号を相補的な入力データ信号として受け取り、夫々の相補的な出力データ信号Ｑ及びＱＮを夫々の相補的なデータ出力端子２３０及び２３２において供給する。したがって、第１のシフトレジスタ１１０₁の相補的な出力データ信号は、第２のシフトレジスタ１１０₂の相補的な入力データ信号として機能する。シフトレジスタ１１０₁及び１１０₂の夫々は、夫々のデータ制御信号Ｇ₁及びＧ₂を夫々のデータ制御端子２３４及び２３６において受け取る。

図１２の回路は、データ制御信号Ｇ₁及びＧ₂の波形が重複しないパルスである場合に２ビットシフトレジスタのように動作する。このように、夫々のシフトレジスタ１１０₁及び１１０₂内のラッチの各対は、マスタ／スレイブ・フリップフロップを形成する。

本発明の実施例のラッチを使用して、大幅に小さいシフトレジスタの実装が実現されることができる。

図１３を参照すると、図１２に示された回路の更に小さな実装が実現されることができる。前記チェーンの各シフトレジスタ１１０₁、１１０₂は、シフトレジスタ１１０₁及び１１０₂を有する前記ラッチの入力制御端子が、夫々の入力データ制御信号Ｇ₁ないしＧ₄を運ぶ４つの夫々のデータ制御端子２３４，２３５，２３６及び２３７に接続されることを除いて図１２のチェーンと同じ態様で相互接続される。これらのイネーブル入力制御信号Ｇ₁ないしＧ₄は重複しないパルスであり、各パルスは、１つのパルスが前のパルスの後に生じるように伝えられる。この特定の実装は、前記チェーンにおいて３ビットごとに１つのスレイブラッチのみを提供する。

本発明の装置の好適実施例が添付図面に図示され、上述の詳細な説明に記載されているが、本発明は、開示された実施例に限定されないが、しかしながら請求項に記載される本発明の範囲から外れることなく多くの変形例、修正例が可能であると理解される。

従来のスタティックラッチの一例の概略図を図示する。従来のスタティックラッチの一例の概略図を図示する。従来のスタティックラッチの一例の概略図を図示する。従来のスタティックラッチの他の例の概略図を図示する。本発明の一実施例によるラッチの概略図を図示する。図３のラッチのレイアウトを図示する。直列に接続された本発明の実施例による２つのラッチを有するシフトレジスタを図示する。図５に示されるシフトレジスタに対する波形を図示する。シングルレールデータ信号を本発明の実施例によるラッチに対して適切なデュアルレール信号に変換する回路を図示する。図７のシングル／デュアルレール変換回路の波形を図示する。本発明の代替実施例の概略図である。本発明の他の代替実施例の概略図である。論理関数を実施する本発明のラッチの概略図である。本発明のラッチを有するシフトレジスタを図示する。本発明のラッチを有する代替的なシフトレジスタを図示する。

Claims

イネーブル信号によりイネーブルにされた場合には、少なくとも１つの第１の入力データ信号及び前記第１の入力データ信号の補信号である第２の入力データ信号を夫々の第１の出力端子及び第２の出力端子に転送し、イネーブルにされていない場合には、前記出力端子におけるデータの現在の値を維持するスタティックラッチであって、
前記少なくとも１つの第１の入力データ信号を受け取る少なくとも１つの第１の入力端子と、
前記少なくとも１つの第２の入力データ信号を受け取る少なくとも１つの第２の入力端子と、
イネーブル信号を受け取る制御端子と、
を有するスタティックラッチにおいて、
前記イネーブル信号が第１のトランジスタをゲートし、前記少なくとも１つの第１の入力データが少なくとも１つの第２のトランジスタをゲートし、前記少なくとも１つの第２の入力データが少なくとも１つの第３のトランジスタをゲートし、この結果、前記ラッチがイネーブルである場合に、前記第１のトランジスタ及び前記第２のトランジスタが、前記第１の入力データ信号を出力ドライバを介して前記第１の出力端子に転送し、前記第１のトランジスタ及び前記第３のトランジスタが、前記第２の入力データ信号を転送し、前記ラッチがイネーブルにされていない場合に、前記第１の出力端子及び前記第２の出力端子における前記現在の値が維持されるように前記出力ドライバから切断されるスタティックラッチ。
前記出力ドライバが、前記第１の出力端子及び前記第２の出力端子にかけてプルアップネットワークを有する、請求項１に記載のスタティックラッチ。
前記出力ドライバが、前記第１の出力端子及び前記第２の出力端子にかけてプルダウンネットワークを有する、請求項１に記載のスタティックラッチ。
前記プルアップネットワークが、並列に接続された第１のインバータ及び第２のインバータを有し、前記少なくとも１つの第２のトランジスタのドレインが、前記第１のインバータの入力部及び前記第２のインバータの出力部に接続され、前記少なくとも１つの第３のトランジスタのドレインが、前記第１のインバータの出力部及び前記第２のインバータの入力部に接続される、請求項２に記載のスタティックラッチ。
前記プルダウンネットワークが、並列に接続された第１のインバータ及び第２のインバータを有し、前記少なくとも１つの第２のトランジスタのドレインが、前記第１のインバータの入力部及び前記第２のインバータの出力部に接続され、前記少なくとも１つの第３のトランジスタのドレインが、前記第１のインバータの出力部及び前記第２のインバータの入力部に接続される、請求項３に記載のスタティックラッチ。
前記第１のインバータ及び前記第２のインバータが、第１の導電性タイプのトランジスタと、第２の導電性タイプのトランジスタとを有する、請求項４又は５に記載のスタティックラッチ。
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタが、第１の導電性タイプである、請求項１ないし６のいずれか一項に記載のスタティックラッチ。
前記第１の導電性タイプのトランジスタが、ＮＭＯＳ電界効果トランジスタであり、前記第２の導電性タイプのトランジスタが、ＰＭＯＳ電界効果トランジスタである、請求項７に記載のスタティックラッチ。
請求項１ないし８のいずれか一項に記載のラッチを有する双安定メモリセル。
請求項１ないし８のいずれか一項に記載の複数のラッチを有するシフトレジスタ。
請求項１ないし８のいずれか一項に記載の複数のラッチを有するメモリ装置。
請求項１ないし８のいずれか一項に記載の複数のラッチを有するフリップフロップ。
請求項１ないし８のいずれか一項に記載のスタティックラッチと、前記少なくとも１つの第１の入力データを前記少なくとも１つの第１の入力データ及び前記少なくとも１つの第２の入力データを有する少なくとも１つのデュアル入力データ信号に変換する変換回路とを有するスタティックラッチ回路。
集積回路上に形成された請求項１ないし８のいずれか一項に記載の複数のスタティックラッチ回路。