JP2007504734A - スタティックラッチ - Google Patents
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- イネーブル信号によりイネーブルにされた場合には、少なくとも1つの第1の入力データ信号及び前記第1の入力データ信号の補信号である第2の入力データ信号を夫々の第1の出力端子及び第2の出力端子に転送し、イネーブルにされていない場合には、前記出力端子におけるデータの現在の値を維持するスタティックラッチであって、
前記少なくとも1つの第1の入力データ信号を受け取る少なくとも1つの第1の入力端子と、
前記少なくとも1つの第2の入力データ信号を受け取る少なくとも1つの第2の入力端子と、
イネーブル信号を受け取る制御端子と、
を有するスタティックラッチにおいて、
前記イネーブル信号が第1のトランジスタをゲートし、前記少なくとも1つの第1の入力データが少なくとも1つの第2のトランジスタをゲートし、前記少なくとも1つの第2の入力データが少なくとも1つの第3のトランジスタをゲートし、この結果、前記ラッチがイネーブルである場合に、前記第1のトランジスタ及び前記第2のトランジスタが、前記第1の入力データ信号を出力ドライバを介して前記第1の出力端子に転送し、前記第1のトランジスタ及び前記第3のトランジスタが、前記第2の入力データ信号を転送し、前記ラッチがイネーブルにされていない場合に、前記第1の出力端子及び前記第2の出力端子における前記現在の値が維持されるように前記出力ドライバから切断されるスタティックラッチ。 - 前記出力ドライバが、前記第1の出力端子及び前記第2の出力端子にかけてプルアップネットワークを有する、請求項1に記載のスタティックラッチ。
- 前記出力ドライバが、前記第1の出力端子及び前記第2の出力端子にかけてプルダウンネットワークを有する、請求項1に記載のスタティックラッチ。
- 前記プルアップネットワークが、並列に接続された第1のインバータ及び第2のインバータを有し、前記少なくとも1つの第2のトランジスタのドレインが、前記第1のインバータの入力部及び前記第2のインバータの出力部に接続され、前記少なくとも1つの第3のトランジスタのドレインが、前記第1のインバータの出力部及び前記第2のインバータの入力部に接続される、請求項2に記載のスタティックラッチ。
- 前記プルダウンネットワークが、並列に接続された第1のインバータ及び第2のインバータを有し、前記少なくとも1つの第2のトランジスタのドレインが、前記第1のインバータの入力部及び前記第2のインバータの出力部に接続され、前記少なくとも1つの第3のトランジスタのドレインが、前記第1のインバータの出力部及び前記第2のインバータの入力部に接続される、請求項3に記載のスタティックラッチ。
- 前記第1のインバータ及び前記第2のインバータが、第1の導電性タイプのトランジスタと、第2の導電性タイプのトランジスタとを有する、請求項4又は5に記載のスタティックラッチ。
- 前記第1のトランジスタ、前記第2のトランジスタ及び前記第3のトランジスタが、第1の導電性タイプである、請求項1ないし6のいずれか一項に記載のスタティックラッチ。
- 前記第1の導電性タイプのトランジスタが、NMOS電界効果トランジスタであり、前記第2の導電性タイプのトランジスタが、PMOS電界効果トランジスタである、請求項7に記載のスタティックラッチ。
- 請求項1ないし8のいずれか一項に記載のラッチを有する双安定メモリセル。
- 請求項1ないし8のいずれか一項に記載の複数のラッチを有するシフトレジスタ。
- 請求項1ないし8のいずれか一項に記載の複数のラッチを有するメモリ装置。
- 請求項1ないし8のいずれか一項に記載の複数のラッチを有するフリップフロップ。
- 請求項1ないし8のいずれか一項に記載のスタティックラッチと、前記少なくとも1つの第1の入力データを前記少なくとも1つの第1の入力データ及び前記少なくとも1つの第2の入力データを有する少なくとも1つのデュアル入力データ信号に変換する変換回路とを有するスタティックラッチ回路。
- 集積回路上に形成された請求項1ないし8のいずれか一項に記載の複数のスタティックラッチ回路。
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