JP3241619B2 - Ｃｍｏｓ論理回路 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
-
- H—ELECTRICITY
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
内に形成される論理回路に関し、特に低消費電力な断熱
充電法を利用するＣＭＯＳ構成の論理回路に関する。
内に形成される論理回路に関し、特に低消費電力な断熱
充電法を利用するＣＭＯＳ構成の論理回路に関する。
【０００２】
【従来の技術】断熱充電論理回路は、Seitz,C.L.,Frey,
A.H.,Mattisson,S.,Rabin,S.D.,Speck,D.A.,and van de
Snepscheut,J.L.A.: "Hot-Clock nMOS," Proceedings
of the1985 Chapel Hill Conference on VLSI,pp.1-17
(Computer Science Press,1985)によって提案されたＭ
ＯＳ集積論理回路の低消費電力化の手法である。以下
に、この断熱充電法について説明する。
A.H.,Mattisson,S.,Rabin,S.D.,Speck,D.A.,and van de
Snepscheut,J.L.A.: "Hot-Clock nMOS," Proceedings
of the1985 Chapel Hill Conference on VLSI,pp.1-17
(Computer Science Press,1985)によって提案されたＭ
ＯＳ集積論理回路の低消費電力化の手法である。以下
に、この断熱充電法について説明する。
【０００３】標準的なＣＭＯＳ回路では、或るノードの
電圧を充電するにあたって、電源に接続されたスイッチ
であるＭＯＳＦＥＴを閉じると、ノードの容量Ｃが完全
に充電されるまで、スイッチの抵抗によって、該スイッ
チによる電位差をＶとすると、（１／２）×ＣＶ2 の電
力が消費される。しかしながら、ノードの電位が電源電
位と等しければ、電源とノードとが接続されても、前記
スイッチには電流が流れず、電力消費もなくなる。
電圧を充電するにあたって、電源に接続されたスイッチ
であるＭＯＳＦＥＴを閉じると、ノードの容量Ｃが完全
に充電されるまで、スイッチの抵抗によって、該スイッ
チによる電位差をＶとすると、（１／２）×ＣＶ2 の電
力が消費される。しかしながら、ノードの電位が電源電
位と等しければ、電源とノードとが接続されても、前記
スイッチには電流が流れず、電力消費もなくなる。
【０００４】したがって、電源電圧を、スイッチ抵抗Ｒ
とノードの容量Ｃとの時定数ＲＣに比べて比較的ゆっく
りと上昇させると、スイッチによる電位差を小さくし
て、ノードの電位を電源電圧と同様に上昇させて近い値
に保つことができる。このようにして、ノードの電位を
電源に対して均衡させ、容量を断熱的に充電することが
できる。このとき、スイッチの抵抗で生じる消費電力
は、
とノードの容量Ｃとの時定数ＲＣに比べて比較的ゆっく
りと上昇させると、スイッチによる電位差を小さくし
て、ノードの電位を電源電圧と同様に上昇させて近い値
に保つことができる。このようにして、ノードの電位を
電源に対して均衡させ、容量を断熱的に充電することが
できる。このとき、スイッチの抵抗で生じる消費電力
は、
【０００５】
【数１】
【０００６】で与えられる。ただし、Ｔはこの過程に要
する時間であり、Ｖ（ｔ）は容量の電圧特性である。
する時間であり、Ｖ（ｔ）は容量の電圧特性である。
【０００７】ここで、電圧の勾配が線形であり、かつ
Ｒ，Ｔが定数で、Ｔ≫ＲＣであるとすると、前記式１は
下式で近似される。
Ｒ，Ｔが定数で、Ｔ≫ＲＣであるとすると、前記式１は
下式で近似される。
【０００８】
【数２】
【０００９】なお、前記電圧の勾配が正弦波である場合
には、上記式２に係数π2 ／８が掛る。
には、上記式２に係数π2 ／８が掛る。
【００１０】上記式２は、Ｔを無限大に大きくすると、
ノードの容量を充電するのに必要な電力を零にできるこ
とを示している。このように準静的に充電する方法が前
記断熱充電法であり、該断熱充電法での消費電力に関す
る点は、ＣＭＯＳの標準的な充電方法では、時間に対し
て無関係、すなわちＲＣ定数に無関係に、前述のように
（１／２）×ＣＶ2 の電力を消費する点とは大きく異な
っている。
ノードの容量を充電するのに必要な電力を零にできるこ
とを示している。このように準静的に充電する方法が前
記断熱充電法であり、該断熱充電法での消費電力に関す
る点は、ＣＭＯＳの標準的な充電方法では、時間に対し
て無関係、すなわちＲＣ定数に無関係に、前述のように
（１／２）×ＣＶ2 の電力を消費する点とは大きく異な
っている。
【００１１】たとえば図７で示すようなＣＭＯＳインバ
ータの場合、入力ノードＫＩへの入力ＩＮを図８（ａ）
で示すように変化するとき、出力ノードＫＯからの出力
ＯＵＴ- は、図８（ｂ）で示すように変化する。すなわ
ち、入力ＩＮが時刻ｔ１１においてローレベルに立下が
ると、ＰＭＯＳトランジスタＱＰが導通し、ＮＭＯＳト
ランジスタＱＮが遮断し、出力ノードＫＯは、ＰＭＯＳ
トランジスタＱＰを介して、電源ライン１から参照符Ｉ
１で示す充電電流によって充電され、前記電源ライン１
が接続される電源電位Ｖｄｄまで充電される。
ータの場合、入力ノードＫＩへの入力ＩＮを図８（ａ）
で示すように変化するとき、出力ノードＫＯからの出力
ＯＵＴ- は、図８（ｂ）で示すように変化する。すなわ
ち、入力ＩＮが時刻ｔ１１においてローレベルに立下が
ると、ＰＭＯＳトランジスタＱＰが導通し、ＮＭＯＳト
ランジスタＱＮが遮断し、出力ノードＫＯは、ＰＭＯＳ
トランジスタＱＰを介して、電源ライン１から参照符Ｉ
１で示す充電電流によって充電され、前記電源ライン１
が接続される電源電位Ｖｄｄまで充電される。
【００１２】これに対して、前記入力ＩＮが時刻ｔ１２
においてハイレベルに立上がると、ＰＭＯＳトランジス
タＱＰは遮断し、ＮＭＯＳトランジスタＱＮは導通し、
出力ノードＫＯの電荷は、ＮＭＯＳトランジスタＱＮを
介する電源ライン２への放電電流Ｉ２によって放電され
る。
においてハイレベルに立上がると、ＰＭＯＳトランジス
タＱＰは遮断し、ＮＭＯＳトランジスタＱＮは導通し、
出力ノードＫＯの電荷は、ＮＭＯＳトランジスタＱＮを
介する電源ライン２への放電電流Ｉ２によって放電され
る。
【００１３】したがって、このような通常の充電方法で
は、図９において、参照符α１で示す一定の電源電位Ｖ
ｄｄと、参照符α２で示す出力ノードＫＯの電位との間
の電位差Ｖ１がスイッチングによる損失の原因となる。
これに対して、前述の断熱充電法では、電源電位は参照
符α３で示すように変化し、これに追従して出力ノード
ＫＯの電位も参照符α４で示すように変化し、損失は参
照符Ｖ２で示す電位差に対応した僅かな値となる。
は、図９において、参照符α１で示す一定の電源電位Ｖ
ｄｄと、参照符α２で示す出力ノードＫＯの電位との間
の電位差Ｖ１がスイッチングによる損失の原因となる。
これに対して、前述の断熱充電法では、電源電位は参照
符α３で示すように変化し、これに追従して出力ノード
ＫＯの電位も参照符α４で示すように変化し、損失は参
照符Ｖ２で示す電位差に対応した僅かな値となる。
【００１４】近年、このような断熱充電法を利用したＭ
ＯＳトランジスタ回路が盛んに考案されている。たとえ
ば、Moon,Y.,and Jeong,D.-K,:"Efficient Charge Reco
veryLogic,"1995 Symposium on VLSI Circuits Digest
of Technical Papers,pp.129-130,May 1995. ならびにK
ramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.:"2nd
Order Adiabatic Computation with 2N-2P and 2N-2N2
P Logic Circuits,"Porc.Int.Symp.Low Power Design,p
p.191-196,Dana Point,April 1995.では、図１０で示す
ような典型的な従来技術のＣＭＯＳ論理回路Ｆ０が示さ
れている。
ＯＳトランジスタ回路が盛んに考案されている。たとえ
ば、Moon,Y.,and Jeong,D.-K,:"Efficient Charge Reco
veryLogic,"1995 Symposium on VLSI Circuits Digest
of Technical Papers,pp.129-130,May 1995. ならびにK
ramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.:"2nd
Order Adiabatic Computation with 2N-2P and 2N-2N2
P Logic Circuits,"Porc.Int.Symp.Low Power Design,p
p.191-196,Dana Point,April 1995.では、図１０で示す
ような典型的な従来技術のＣＭＯＳ論理回路Ｆ０が示さ
れている。
【００１５】このＣＭＯＳ論理回路Ｆ０は、ＥＣＲＬ(E
fficient Chargy Recovery Logic)回路、または２Ｎ−
２Ｐ回路と称されるインバータ／バッファである。この
ＣＭＯＳ論理回路Ｆ０は、大略的に、電源ライン１，２
間に、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジ
スタＱＮ１とから成る直列回路と、ＰＭＯＳトランジス
タＱＰ２とＮＭＯＳトランジスタＱＮ２とから成る直列
回路とが並列に介在されて構成されている。
fficient Chargy Recovery Logic)回路、または２Ｎ−
２Ｐ回路と称されるインバータ／バッファである。この
ＣＭＯＳ論理回路Ｆ０は、大略的に、電源ライン１，２
間に、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジ
スタＱＮ１とから成る直列回路と、ＰＭＯＳトランジス
タＱＰ２とＮＭＯＳトランジスタＱＮ２とから成る直列
回路とが並列に介在されて構成されている。
【００１６】ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲ
ート電極は、第１および第２の入力ノードＫＩ１，ＫＩ
２とそれぞれ接続され、ＮＭＯＳトランジスタＱＮ１側
には入力ＩＮ+ が与えられ、ＮＭＯＳトランジスタＱＮ
２側には前記入力ＩＮ+ から位相のずれた入力ＩＮ- が
与えられる。ＰＭＯＳトランジスタＱＰ２のドレイン電
極とＮＭＯＳトランジスタＱＮ２のドレイン電極との接
続点は、第１の出力ノードＫＯ１となり、出力ＯＵＴ+
を出力するとともに、この出力ＯＵＴ+ は、クロス接続
されるＰＭＯＳトランジスタＱＰ１のゲート電極に与え
られる。同様に、ＰＭＯＳトランジスタＱＰ１のドレイ
ン電極とＮＭＯＳトランジスタＱＮ１のドレイン電極と
の接続点は、第２の出力ノードＫＯ２となり、出力ＯＵ
Ｔ- を出力し、該出力ＯＵＴ- はまた、クロス接続され
るＰＭＯＳトランジスタＱＰ２のゲート電極に与えられ
る。電源ライン１は、出力電圧レベルが接地レベルと所
定のハイレベルＶｄｄとの間で変化するパルス電源φに
接続され、電源ライン２は、接地レベルの定電圧源に接
続されている。
ート電極は、第１および第２の入力ノードＫＩ１，ＫＩ
２とそれぞれ接続され、ＮＭＯＳトランジスタＱＮ１側
には入力ＩＮ+ が与えられ、ＮＭＯＳトランジスタＱＮ
２側には前記入力ＩＮ+ から位相のずれた入力ＩＮ- が
与えられる。ＰＭＯＳトランジスタＱＰ２のドレイン電
極とＮＭＯＳトランジスタＱＮ２のドレイン電極との接
続点は、第１の出力ノードＫＯ１となり、出力ＯＵＴ+
を出力するとともに、この出力ＯＵＴ+ は、クロス接続
されるＰＭＯＳトランジスタＱＰ１のゲート電極に与え
られる。同様に、ＰＭＯＳトランジスタＱＰ１のドレイ
ン電極とＮＭＯＳトランジスタＱＮ１のドレイン電極と
の接続点は、第２の出力ノードＫＯ２となり、出力ＯＵ
Ｔ- を出力し、該出力ＯＵＴ- はまた、クロス接続され
るＰＭＯＳトランジスタＱＰ２のゲート電極に与えられ
る。電源ライン１は、出力電圧レベルが接地レベルと所
定のハイレベルＶｄｄとの間で変化するパルス電源φに
接続され、電源ライン２は、接地レベルの定電圧源に接
続されている。
【００１７】図１１は、上述のように構成されたＣＭＯ
Ｓ論理回路Ｆ０の動作を示す波形図である。このＣＭＯ
Ｓ論理回路Ｆ０では、「ＲＥＳＥＴ」「ＷＡＩＴ」「Ｅ
ＶＡＬＵＡＴＥ」「ＨＯＬＤ」の４つの動作によって、
１周期の動作が構成されている。図１０における、入力
ＩＮ+ 、入力ＩＮ- 、パルス電源φ、出力ＯＵＴ+ およ
び出力ＯＵＴ- の各波形は、それぞれ図１１（ａ）、図
１１（ｂ）、図１１（ｃ）、図１１（ｄ）および図１１
（ｅ）に対応している。
Ｓ論理回路Ｆ０の動作を示す波形図である。このＣＭＯ
Ｓ論理回路Ｆ０では、「ＲＥＳＥＴ」「ＷＡＩＴ」「Ｅ
ＶＡＬＵＡＴＥ」「ＨＯＬＤ」の４つの動作によって、
１周期の動作が構成されている。図１０における、入力
ＩＮ+ 、入力ＩＮ- 、パルス電源φ、出力ＯＵＴ+ およ
び出力ＯＵＴ- の各波形は、それぞれ図１１（ａ）、図
１１（ｂ）、図１１（ｃ）、図１１（ｄ）および図１１
（ｅ）に対応している。
【００１８】まず、「ＲＥＳＥＴ」動作では、パルス電
源φの出力電圧レベルがハイレベルからローレベルに引
下げられて、出力ノードＫＯ１，ＫＯ２のデータが消去
される。次に、「ＷＡＩＴ」動作では、前記パルス電源
φの出力電圧レベルがローレベルのままで、いずれか一
方の入力ノード、この図１０の例では、入力ノードＫＩ
１への入力ＩＮ+ がハイレベルに引上げられる。
源φの出力電圧レベルがハイレベルからローレベルに引
下げられて、出力ノードＫＯ１，ＫＯ２のデータが消去
される。次に、「ＷＡＩＴ」動作では、前記パルス電源
φの出力電圧レベルがローレベルのままで、いずれか一
方の入力ノード、この図１０の例では、入力ノードＫＩ
１への入力ＩＮ+ がハイレベルに引上げられる。
【００１９】こうして、入力状態が確定すると、「ＥＶ
ＡＬＵＡＴＥ」動作が行われ、パルス電源φがハイレベ
ルに引上げられる。このとき、前述のように入力ＩＮ+
がハイレベルであり、入力ＩＮ- はローレベルであるの
で、ＮＭＯＳトランジスタＱＮ１が導通し、ＮＭＯＳト
ランジスタＱＮ２が遮断しており、ＰＭＯＳトランジス
タＱＰ２が導通し、出力ＯＵＴ+ が前記パルス電源φの
出力電圧レベルの上昇に伴って上昇してゆく。またこの
とき、ＭＯＳトランジスタＱＮ２，ＱＰ１は遮断したま
まであり、出力ＯＵＴ- はローレベルのままとなる。
ＡＬＵＡＴＥ」動作が行われ、パルス電源φがハイレベ
ルに引上げられる。このとき、前述のように入力ＩＮ+
がハイレベルであり、入力ＩＮ- はローレベルであるの
で、ＮＭＯＳトランジスタＱＮ１が導通し、ＮＭＯＳト
ランジスタＱＮ２が遮断しており、ＰＭＯＳトランジス
タＱＰ２が導通し、出力ＯＵＴ+ が前記パルス電源φの
出力電圧レベルの上昇に伴って上昇してゆく。またこの
とき、ＭＯＳトランジスタＱＮ２，ＱＰ１は遮断したま
まであり、出力ＯＵＴ- はローレベルのままとなる。
【００２０】このようにして、出力ノードＫＯ１，ＫＯ
２の電位が確定すると、「ＨＯＬＤ」動作が行われ、入
力ノードＫＩ１，ＫＩ２がともにローレベルに引下げら
れて、入力データの消去が行われる。ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のゲート電極は、前述のように出力
ノードＫＯ１，ＫＯ２とクロス接続されており、したが
って入力ＩＮ+ ，ＩＮ- を消去すると、ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２はともに遮断するけれども、出力
ノードＫＯ１のハイレベルは保持され、出力ノードＫＯ
２のローレベルは、接地電源と遮断されてダイナミック
に保持される。
２の電位が確定すると、「ＨＯＬＤ」動作が行われ、入
力ノードＫＩ１，ＫＩ２がともにローレベルに引下げら
れて、入力データの消去が行われる。ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のゲート電極は、前述のように出力
ノードＫＯ１，ＫＯ２とクロス接続されており、したが
って入力ＩＮ+ ，ＩＮ- を消去すると、ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２はともに遮断するけれども、出力
ノードＫＯ１のハイレベルは保持され、出力ノードＫＯ
２のローレベルは、接地電源と遮断されてダイナミック
に保持される。
【００２１】次の周期では、同様に「ＲＥＳＥＴ」動作
の後、「ＷＡＩＴ」動作では、入力ＩＮ- が引上げら
れ、入力ＩＮ+ はローレベルのままとされる。これによ
って、「ＨＯＬＤ」動作では、出力ＯＵＴ- がハイレベ
ルに保持され、ＯＵＴ+ はローレベルとなる。このよう
にして、インバータ／バッファ動作が実現される。
の後、「ＷＡＩＴ」動作では、入力ＩＮ- が引上げら
れ、入力ＩＮ+ はローレベルのままとされる。これによ
って、「ＨＯＬＤ」動作では、出力ＯＵＴ- がハイレベ
ルに保持され、ＯＵＴ+ はローレベルとなる。このよう
にして、インバータ／バッファ動作が実現される。
【００２２】上述のように構成されたＣＭＯＳ論理回路
Ｆ０は、関数回路であるＮＭＯＳトランジスタＱＮ１，
ＱＮ２を、複数の素子の直列および／または並列構成と
することによって、所望とする任意の組合わせ論理を出
力することができる単位論理回路に構成することができ
る。また、図１２で示すように、前記図１０で示すイン
バータ／バッファを単位論理回路として、複数段カスケ
ード接続した順序回路が、レジスタなどとして使用され
ている。
Ｆ０は、関数回路であるＮＭＯＳトランジスタＱＮ１，
ＱＮ２を、複数の素子の直列および／または並列構成と
することによって、所望とする任意の組合わせ論理を出
力することができる単位論理回路に構成することができ
る。また、図１２で示すように、前記図１０で示すイン
バータ／バッファを単位論理回路として、複数段カスケ
ード接続した順序回路が、レジスタなどとして使用され
ている。
【００２３】この図１２で示す例では、インバータ／バ
ッファＦ１，Ｆ２，Ｆ３，Ｆ４は、それぞれ相互に位相
が１／４周期だけずれたパルス電源φ１，φ２，φ３，
φ４によって駆動される。パルス電源φ３，φ４は、パ
ルス電源φ１，φ２とそれぞれ逆位相でよく、φ３＝／
φ１，φ４＝／φ２となっている。第１段目のインバー
タ／バッファＦ１には、前記入力ＩＮ+ ，ＩＮ- が与え
られ、後続の各インバータ／バッファＦ２，Ｆ３，Ｆ４
へは、前段のインバータ／バッファＦ１，Ｆ２，Ｆ３か
らの出力がそれぞれ与えられる。最終段のインバータ／
バッファＦ４からは、前記出力ＯＵＴ+ ，ＯＵＴ- が出
力される。
ッファＦ１，Ｆ２，Ｆ３，Ｆ４は、それぞれ相互に位相
が１／４周期だけずれたパルス電源φ１，φ２，φ３，
φ４によって駆動される。パルス電源φ３，φ４は、パ
ルス電源φ１，φ２とそれぞれ逆位相でよく、φ３＝／
φ１，φ４＝／φ２となっている。第１段目のインバー
タ／バッファＦ１には、前記入力ＩＮ+ ，ＩＮ- が与え
られ、後続の各インバータ／バッファＦ２，Ｆ３，Ｆ４
へは、前段のインバータ／バッファＦ１，Ｆ２，Ｆ３か
らの出力がそれぞれ与えられる。最終段のインバータ／
バッファＦ４からは、前記出力ＯＵＴ+ ，ＯＵＴ- が出
力される。
【００２４】図１３に、各パルス電源φ１，φ２，φ
３，φ４の動作波形図を示す。また、前記図１３におけ
る各時刻ｔ０，ｔ１，ｔ２，…でのインバータ／バッフ
ァＦ１〜Ｆ４の動作を図１４で示す。この図１４におい
て、「♯１」は、第１周期目のデータを表し、「♯２」
は第２周期目のデータを表す。このように、データ「♯
１」「♯２」…は、パルス電源φ１〜φ４に同期して、
１／４周期毎に、順次、後段側にシフトされてゆく。
３，φ４の動作波形図を示す。また、前記図１３におけ
る各時刻ｔ０，ｔ１，ｔ２，…でのインバータ／バッフ
ァＦ１〜Ｆ４の動作を図１４で示す。この図１４におい
て、「♯１」は、第１周期目のデータを表し、「♯２」
は第２周期目のデータを表す。このように、データ「♯
１」「♯２」…は、パルス電源φ１〜φ４に同期して、
１／４周期毎に、順次、後段側にシフトされてゆく。
【００２５】
【発明が解決しようとする課題】上述のような従来技術
のＣＭＯＳ論理回路Ｆ０では、ＮＭＯＳトランジスタＱ
Ｎ１，ＱＮ２のいずれかが導通して、出力ノードＫＯ２
またはＫＯ１がローレベルに保持される。したがって、
前述のように「ＨＯＬＤ」動作時に入力ノードＫＩ１，
ＫＩ２がともにローレベルとなって、該ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２が遮断すると、出力ノードＫＯ２
またはＫＯ１のうち、ローレベルを出力すべき側のノー
ドは、ダイナミックに保持されているだけであり、隣接
回路等の影響を受け易いという問題がある。
のＣＭＯＳ論理回路Ｆ０では、ＮＭＯＳトランジスタＱ
Ｎ１，ＱＮ２のいずれかが導通して、出力ノードＫＯ２
またはＫＯ１がローレベルに保持される。したがって、
前述のように「ＨＯＬＤ」動作時に入力ノードＫＩ１，
ＫＩ２がともにローレベルとなって、該ＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２が遮断すると、出力ノードＫＯ２
またはＫＯ１のうち、ローレベルを出力すべき側のノー
ドは、ダイナミックに保持されているだけであり、隣接
回路等の影響を受け易いという問題がある。
【００２６】したがって、前記図１２で示すシフトレジ
スタなどのように、カスケード接続されている各論理回
路が、隣接回路の論理の切換わりの影響を受けて不安定
になり、論理エラーが発生してしまうという問題があ
る。このため、回路設計にあたって、別の位相、すなわ
ち異なるパルス電源で駆動される回路同士を隣接配置し
ないようにするなどの制約が生じるという問題がある。
スタなどのように、カスケード接続されている各論理回
路が、隣接回路の論理の切換わりの影響を受けて不安定
になり、論理エラーが発生してしまうという問題があ
る。このため、回路設計にあたって、別の位相、すなわ
ち異なるパルス電源で駆動される回路同士を隣接配置し
ないようにするなどの制約が生じるという問題がある。
【００２７】また、前記ＣＭＯＳ論理回路Ｆ０では、図
１５で示すように、ＮＭＯＳトランジスタＱＮ１ではｐ
ウェル５との間に、ＰＭＯＳトランジスタＱＰ１ではｎ
ウェル６との間に、参照符Ｄ１，Ｄ２で示すようなｐｎ
ダイオードがそれぞれ寄生する。
１５で示すように、ＮＭＯＳトランジスタＱＮ１ではｐ
ウェル５との間に、ＰＭＯＳトランジスタＱＰ１ではｎ
ウェル６との間に、参照符Ｄ１，Ｄ２で示すようなｐｎ
ダイオードがそれぞれ寄生する。
【００２８】このため、出力ノードＫＯ２がローレベル
を出力している状態で、「ＲＥＳＥＴ」動作が行われる
と、その初期状態では、パルス電源φはハイレベルであ
り、入力ノードＫＩ１はローレベルであるので、ＰＭＯ
ＳトランジスタＱＰ１のドレイン−ｎウェル６間のｐｎ
ダイオードＤ２は逆方向バイアスされて、これらの間の
接合容量に電荷が蓄積される。これに対して、ＮＭＯＳ
トランジスタＱＮ１のドレイン−ｐウェル５間のｐｎダ
イオードＤ１は、両端子間が同電位となって、それらの
間の接合容量には、電荷は蓄積されない。
を出力している状態で、「ＲＥＳＥＴ」動作が行われる
と、その初期状態では、パルス電源φはハイレベルであ
り、入力ノードＫＩ１はローレベルであるので、ＰＭＯ
ＳトランジスタＱＰ１のドレイン−ｎウェル６間のｐｎ
ダイオードＤ２は逆方向バイアスされて、これらの間の
接合容量に電荷が蓄積される。これに対して、ＮＭＯＳ
トランジスタＱＮ１のドレイン−ｐウェル５間のｐｎダ
イオードＤ１は、両端子間が同電位となって、それらの
間の接合容量には、電荷は蓄積されない。
【００２９】したがって、「ＲＥＳＥＴ」動作によっ
て、パルス電源φがハイレベルからローレベルに引下げ
られると、ｐｎダイオードＤ２の接合容量に蓄えられて
いた電荷がｐｎダイオードＤ１の接合容量に分配され、
出力ノードＫＯ２の電位は、定電圧源である接地レベル
よりも低い負の値となってしまい、再充電のときに余分
な電力消費を生じてしまうという問題もある。
て、パルス電源φがハイレベルからローレベルに引下げ
られると、ｐｎダイオードＤ２の接合容量に蓄えられて
いた電荷がｐｎダイオードＤ１の接合容量に分配され、
出力ノードＫＯ２の電位は、定電圧源である接地レベル
よりも低い負の値となってしまい、再充電のときに余分
な電力消費を生じてしまうという問題もある。
【００３０】このような問題を解決するための他の従来
技術はまた、前記Kramerらの文献において、２Ｎ−２Ｎ
２Ｐ回路として提案されている。図１６は、そのような
他の従来技術のＣＭＯＳ論理回路Ｆ１０の電気回路図で
ある。このＣＭＯＳ論理回路Ｆ１０において、前述の図
１０で示すＣＭＯＳ論理回路Ｆ０に類似し、対応する部
分には同一の参照符号を付してその説明を省略する。こ
のＣＭＯＳ論理回路Ｆ１０では、ＮＭＯＳトランジスタ
ＱＮ１，ＱＮ２と並列に、それぞれＮＭＯＳトランジス
タＱＮ３，ＱＮ４が設けられており、ＮＭＯＳトランジ
スタＱＮ３のゲート電極は前記ＰＭＯＳトランジスタＱ
Ｐ１のゲート電極、すなわち出力ノードＫＯ１と接続さ
れ、ＮＭＯＳトランジスタＱＮ４のゲート電極はＰＭＯ
ＳトランジスタＱＰ２のゲート電極、すなわち出力ノー
ドＫＯ２と接続されている。
技術はまた、前記Kramerらの文献において、２Ｎ−２Ｎ
２Ｐ回路として提案されている。図１６は、そのような
他の従来技術のＣＭＯＳ論理回路Ｆ１０の電気回路図で
ある。このＣＭＯＳ論理回路Ｆ１０において、前述の図
１０で示すＣＭＯＳ論理回路Ｆ０に類似し、対応する部
分には同一の参照符号を付してその説明を省略する。こ
のＣＭＯＳ論理回路Ｆ１０では、ＮＭＯＳトランジスタ
ＱＮ１，ＱＮ２と並列に、それぞれＮＭＯＳトランジス
タＱＮ３，ＱＮ４が設けられており、ＮＭＯＳトランジ
スタＱＮ３のゲート電極は前記ＰＭＯＳトランジスタＱ
Ｐ１のゲート電極、すなわち出力ノードＫＯ１と接続さ
れ、ＮＭＯＳトランジスタＱＮ４のゲート電極はＰＭＯ
ＳトランジスタＱＰ２のゲート電極、すなわち出力ノー
ドＫＯ２と接続されている。
【００３１】したがって、「ＨＯＬＤ」動作によって、
たとえば出力ノードＫＯ１がハイレベルに保持されると
き、ＮＭＯＳトランジスタＱＮ３が導通して、入力ＩＮ
+ がローレベルとなっても、出力ノードＫＯ２をローレ
ベルに安定して保持する。このようにして、入力Ｉ
Ｎ+ ，ＩＮ- がともにローレベルとなっても、ローレベ
ル側の出力が安定するように構成されている。
たとえば出力ノードＫＯ１がハイレベルに保持されると
き、ＮＭＯＳトランジスタＱＮ３が導通して、入力ＩＮ
+ がローレベルとなっても、出力ノードＫＯ２をローレ
ベルに安定して保持する。このようにして、入力Ｉ
Ｎ+ ，ＩＮ- がともにローレベルとなっても、ローレベ
ル側の出力が安定するように構成されている。
【００３２】また、出力ノードＫＯ２またはＫＯ１から
の出力ＯＵＴ- またはＯＵＴ+ がローレベルである状態
で、「ＲＥＳＥＴ」動作が行われるときには、それぞれ
ＮＭＯＳトランジスタＱＮ３またはＱＮ４が導通してい
るので、前述の図１５で示すような電荷の蓄積が生じる
ことなく、不所望な電力消費を抑制することもできる。
の出力ＯＵＴ- またはＯＵＴ+ がローレベルである状態
で、「ＲＥＳＥＴ」動作が行われるときには、それぞれ
ＮＭＯＳトランジスタＱＮ３またはＱＮ４が導通してい
るので、前述の図１５で示すような電荷の蓄積が生じる
ことなく、不所望な電力消費を抑制することもできる。
【００３３】しかしながら、このような構成のＣＭＯＳ
論理回路Ｆ１０では、前述のような隣接回路からの影響
がなくなって設計の自由度を向上することができるけれ
ども、単位論理回路当り、２つのＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４が増加してしまい、該ＣＭＯＳ論理回路
Ｆ１０の場合には、回路規模が６／４倍に増大してしま
うという問題がある。
論理回路Ｆ１０では、前述のような隣接回路からの影響
がなくなって設計の自由度を向上することができるけれ
ども、単位論理回路当り、２つのＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４が増加してしまい、該ＣＭＯＳ論理回路
Ｆ１０の場合には、回路規模が６／４倍に増大してしま
うという問題がある。
【００３４】本発明の目的は、回路規模の増大を招くこ
となく、安定した動作を実現することができるＣＭＯＳ
論理回路を提供することである。
となく、安定した動作を実現することができるＣＭＯＳ
論理回路を提供することである。
【００３５】
【課題を解決するための手段】請求項１の発明に係るＣ
ＭＯＳ論理回路は、一対のＰＭＯＳトランジスタを備
え、各ＰＭＯＳトランジスタのゲート電極は対を成す他
方のＰＭＯＳトランジスタのドレイン電極にクロス接続
され、ソース電極は共にパルス電源に接続されるクラン
プ回路と、少なくとも１つのＮＭＯＳトランジスタを備
え、該ＮＭＯＳトランジスタのゲート電極をそれぞれ入
力ノードとし、一端が共通に定電圧源に接続され、他端
は対応する前記ＰＭＯＳトランジスタのドレイン電極に
それぞれ接続されて出力ノードとなる２つの関数回路と
を含むＣＭＯＳ論理回路において、前記２つの関数回路
をそれぞれ構成しているＮＭＯＳトランジスタの基板電
極は、他方の関数回路の出力ノードにクロス接続される
ことを特徴とする。
ＭＯＳ論理回路は、一対のＰＭＯＳトランジスタを備
え、各ＰＭＯＳトランジスタのゲート電極は対を成す他
方のＰＭＯＳトランジスタのドレイン電極にクロス接続
され、ソース電極は共にパルス電源に接続されるクラン
プ回路と、少なくとも１つのＮＭＯＳトランジスタを備
え、該ＮＭＯＳトランジスタのゲート電極をそれぞれ入
力ノードとし、一端が共通に定電圧源に接続され、他端
は対応する前記ＰＭＯＳトランジスタのドレイン電極に
それぞれ接続されて出力ノードとなる２つの関数回路と
を含むＣＭＯＳ論理回路において、前記２つの関数回路
をそれぞれ構成しているＮＭＯＳトランジスタの基板電
極は、他方の関数回路の出力ノードにクロス接続される
ことを特徴とする。
【００３６】上記の構成によれば、前記２つの関数回路
が、たとえば１つのＮＭＯＳトランジスタでそれぞれ構
成されるとき、該ＣＭＯＳ論理回路は前記２Ｎ−２Ｐ回
路と称される基本回路となり、断熱充電法が使用されて
低消費電力動作が可能となる。このようなＣＭＯＳ論理
回路において、ＮＭＯＳトランジスタの基板電極を、他
方の関数回路の出力ノードにクロス接続する。
が、たとえば１つのＮＭＯＳトランジスタでそれぞれ構
成されるとき、該ＣＭＯＳ論理回路は前記２Ｎ−２Ｐ回
路と称される基本回路となり、断熱充電法が使用されて
低消費電力動作が可能となる。このようなＣＭＯＳ論理
回路において、ＮＭＯＳトランジスタの基板電極を、他
方の関数回路の出力ノードにクロス接続する。
【００３７】したがって、前記パルス電源をハイレベル
としたまま、入力をともにローレベルとする「ＨＯＬ
Ｄ」動作時に、ローレベルを出力すべきＮＭＯＳトラン
ジスタの基板にはハイレベルが与えられ、該ＮＭＯＳト
ランジスタは順方向バイアスされてノーマリ・オン特性
となっており、導通状態を保持する。これによって、Ｎ
ＭＯＳトランジスタの増加を招くことなく、すなわち回
路規模の増大を招くことなく、隣接回路の影響による論
理エラーを防止することができる。
としたまま、入力をともにローレベルとする「ＨＯＬ
Ｄ」動作時に、ローレベルを出力すべきＮＭＯＳトラン
ジスタの基板にはハイレベルが与えられ、該ＮＭＯＳト
ランジスタは順方向バイアスされてノーマリ・オン特性
となっており、導通状態を保持する。これによって、Ｎ
ＭＯＳトランジスタの増加を招くことなく、すなわち回
路規模の増大を招くことなく、隣接回路の影響による論
理エラーを防止することができる。
【００３８】また請求項２の発明に係るＣＭＯＳ論理回
路では、前記クランプ回路の各ＰＭＯＳトランジスタの
基板電極は、それぞれのゲート電極と接続されることを
特徴とする。
路では、前記クランプ回路の各ＰＭＯＳトランジスタの
基板電極は、それぞれのゲート電極と接続されることを
特徴とする。
【００３９】上記の構成によれば、ＰＭＯＳトランジス
タの閾値電圧を低くすることができ、低電圧動作が可能
となる。
タの閾値電圧を低くすることができ、低電圧動作が可能
となる。
【００４０】さらにまた請求項３の発明に係るＣＭＯＳ
論理回路では、前記クランプ回路の各ＰＭＯＳトランジ
スタの基板電極は、前記パルス電源と接続されることを
特徴とする。
論理回路では、前記クランプ回路の各ＰＭＯＳトランジ
スタの基板電極は、前記パルス電源と接続されることを
特徴とする。
【００４１】上記の構成によれば、ＰＭＯＳトランジス
タの閾値電圧は高くなるけれども、パルス電源から定電
圧源への直流電流が流れにくくなり、電力消費をさらに
低減することができる。
タの閾値電圧は高くなるけれども、パルス電源から定電
圧源への直流電流が流れにくくなり、電力消費をさらに
低減することができる。
【００４２】また請求項４の発明に係るＣＭＯＳ論理回
路は、基板がＳＯＩ構造であることを特徴とする。
路は、基板がＳＯＩ構造であることを特徴とする。
【００４３】上記の構成によれば、各ＭＯＳトランジス
タを絶縁分離することができるＳＯＩ（Silicon On Ins
ulator）構造とすることによって、前記請求項１で示す
ようなＮＭＯＳトランジスタの基板電極への順方向バイ
アスの印加が可能となる。
タを絶縁分離することができるＳＯＩ（Silicon On Ins
ulator）構造とすることによって、前記請求項１で示す
ようなＮＭＯＳトランジスタの基板電極への順方向バイ
アスの印加が可能となる。
【００４４】さらにまた請求項５の発明に係るＣＭＯＳ
論理回路は、基板上で各ＭＯＳトランジスタが、２重拡
散領域と絶縁物とによって相互に電気的に分離されてい
ることを特徴とする。
論理回路は、基板上で各ＭＯＳトランジスタが、２重拡
散領域と絶縁物とによって相互に電気的に分離されてい
ることを特徴とする。
【００４５】上記の構成によっても、各ＭＯＳトランジ
スタが絶縁分離されているので、前記請求項１で示すよ
うなＮＭＯＳトランジスタの基板電極への順方向バイア
スの印加が可能となる。
スタが絶縁分離されているので、前記請求項１で示すよ
うなＮＭＯＳトランジスタの基板電極への順方向バイア
スの印加が可能となる。
【００４６】
【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図４および前記図１１に基づいて説明すれば
以下のとおりである。
て、図１〜図４および前記図１１に基づいて説明すれば
以下のとおりである。
【００４７】図１は、本発明の実施の第１の形態のＣＭ
ＯＳ論理回路ＬＯＧの電気回路図である。このＣＭＯＳ
論理回路ＬＯＧは、単位論理回路であり、前記図１２で
示すようなカスケード接続などによって、多数組合わせ
られて、入出力間で所望とする論理が得られるように、
集積回路基板上に形成される。このＣＭＯＳ論理回路Ｌ
ＯＧは、大略的に、クランプ回路ＣＬＰと、２つの関数
回路ＦＵＮ１，ＦＵＮ２とを備えて構成されている。
ＯＳ論理回路ＬＯＧの電気回路図である。このＣＭＯＳ
論理回路ＬＯＧは、単位論理回路であり、前記図１２で
示すようなカスケード接続などによって、多数組合わせ
られて、入出力間で所望とする論理が得られるように、
集積回路基板上に形成される。このＣＭＯＳ論理回路Ｌ
ＯＧは、大略的に、クランプ回路ＣＬＰと、２つの関数
回路ＦＵＮ１，ＦＵＮ２とを備えて構成されている。
【００４８】前記クランプ回路ＣＬＰは、一対のＰＭＯ
ＳトランジスタＭＰ１，ＭＰ２を備えて構成されてい
る。また、この図１で示すＣＭＯＳ論理回路ＬＯＧは、
論理回路の一例としてインバータ／バッファを示すもの
であり、したがって関数回路ＦＵＮ１，ＦＵＮ２は、そ
れぞれ１個のＮＭＯＳトランジスタＭＮ１，ＭＮ２を備
える基本的な回路構成で実現されている。
ＳトランジスタＭＰ１，ＭＰ２を備えて構成されてい
る。また、この図１で示すＣＭＯＳ論理回路ＬＯＧは、
論理回路の一例としてインバータ／バッファを示すもの
であり、したがって関数回路ＦＵＮ１，ＦＵＮ２は、そ
れぞれ１個のＮＭＯＳトランジスタＭＮ１，ＭＮ２を備
える基本的な回路構成で実現されている。
【００４９】前記ＰＭＯＳトランジスタＭＰ１，ＭＰ２
のソース電極は、共通に電源ライン１１に接続されてお
り、この電源ライン１１は、前記断熱充電法を実現する
ためのパルス電源φに接続されている。一方、ＮＭＯＳ
トランジスタＭＮ１，ＭＮ２のゲート電極は、それぞれ
入力ノードＨＩ１，ＨＩ２に接続され、入力ＩＮ，／Ｉ
Ｎが入力される。また、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のソース電極には、電源ライン１２を介して、定
電圧源となる接地レベルが共通に印加される。
のソース電極は、共通に電源ライン１１に接続されてお
り、この電源ライン１１は、前記断熱充電法を実現する
ためのパルス電源φに接続されている。一方、ＮＭＯＳ
トランジスタＭＮ１，ＭＮ２のゲート電極は、それぞれ
入力ノードＨＩ１，ＨＩ２に接続され、入力ＩＮ，／Ｉ
Ｎが入力される。また、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２のソース電極には、電源ライン１２を介して、定
電圧源となる接地レベルが共通に印加される。
【００５０】ＰＭＯＳトランジスタＭＰ１のドレイン電
極とＮＭＯＳトランジスタＭＮ１のドレイン電極とは、
相互に接続されて出力ノードＨＯ２となり、該出力ノー
ドＨＯ２からは出力／ＯＵＴが出力され、また該出力ノ
ードＨＯ２は前記ＰＭＯＳトランジスタＭＰ２のゲート
電極にクロス接続されている。同様に、ＰＭＯＳトラン
ジスタＭＰ２のドレイン電極とＮＭＯＳトランジスタＭ
Ｎ２のドレイン電極とは、相互に接続されて出力ノード
ＨＯ１となり、出力ＯＵＴを導出するとともに、該出力
ノードＨＯ１は前記ＰＭＯＳトランジスタＭＰ１のゲー
ト電極にクロス接続されている。ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２のゲート電極はまた、それぞれの基板電
極ＢＰ１，ＢＰ２と接続されている。
極とＮＭＯＳトランジスタＭＮ１のドレイン電極とは、
相互に接続されて出力ノードＨＯ２となり、該出力ノー
ドＨＯ２からは出力／ＯＵＴが出力され、また該出力ノ
ードＨＯ２は前記ＰＭＯＳトランジスタＭＰ２のゲート
電極にクロス接続されている。同様に、ＰＭＯＳトラン
ジスタＭＰ２のドレイン電極とＮＭＯＳトランジスタＭ
Ｎ２のドレイン電極とは、相互に接続されて出力ノード
ＨＯ１となり、出力ＯＵＴを導出するとともに、該出力
ノードＨＯ１は前記ＰＭＯＳトランジスタＭＰ１のゲー
ト電極にクロス接続されている。ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２のゲート電極はまた、それぞれの基板電
極ＢＰ１，ＢＰ２と接続されている。
【００５１】したがって、入力ＩＮがハイレベルである
状態で、パルス電源φがハイレベルとなると、ＮＭＯＳ
トランジスタＭＮ１が導通し、出力／ＯＵＴがローレベ
ルとなる。これによって、ＰＭＯＳトランジスタＭＰ２
が導通して、出力ＯＵＴがハイレベルとなる。これに対
して、入力／ＩＮがハイレベルである状態で、前記パル
ス電源φがハイレベルとなると、ＮＭＯＳトランジスタ
ＭＮ２が導通し、出力ＯＵＴがローレベルとなる。これ
によって、ＰＭＯＳトランジスタＭＰ１が導通し、出力
／ＯＵＴがハイレベルとなる。
状態で、パルス電源φがハイレベルとなると、ＮＭＯＳ
トランジスタＭＮ１が導通し、出力／ＯＵＴがローレベ
ルとなる。これによって、ＰＭＯＳトランジスタＭＰ２
が導通して、出力ＯＵＴがハイレベルとなる。これに対
して、入力／ＩＮがハイレベルである状態で、前記パル
ス電源φがハイレベルとなると、ＮＭＯＳトランジスタ
ＭＮ２が導通し、出力ＯＵＴがローレベルとなる。これ
によって、ＰＭＯＳトランジスタＭＰ１が導通し、出力
／ＯＵＴがハイレベルとなる。
【００５２】注目すべきは、本発明では、ＮＭＯＳトラ
ンジスタＭＮ１の基板電極ＢＮ１は、ＰＭＯＳトランジ
スタＭＰ１のゲート電極、すなわち前記出力ノードＨＯ
１と接続され、出力ＯＵＴがハイレベルとなるときに、
順方向バイアスが印加されることである。また同様に、
ＮＭＯＳトランジスタＭＮ２の基板電極ＢＮ２は、ＰＭ
ＯＳトランジスタＭＰ２のゲート電極、すなわち出力ノ
ードＨＯ２と接続され、出力／ＯＵＴがハイレベルであ
るときには、順方向バイアスが印加される。
ンジスタＭＮ１の基板電極ＢＮ１は、ＰＭＯＳトランジ
スタＭＰ１のゲート電極、すなわち前記出力ノードＨＯ
１と接続され、出力ＯＵＴがハイレベルとなるときに、
順方向バイアスが印加されることである。また同様に、
ＮＭＯＳトランジスタＭＮ２の基板電極ＢＮ２は、ＰＭ
ＯＳトランジスタＭＰ２のゲート電極、すなわち出力ノ
ードＨＯ２と接続され、出力／ＯＵＴがハイレベルであ
るときには、順方向バイアスが印加される。
【００５３】前記ＮＭＯＳトランジスタＭＮ１，ＭＮ２
は、前記基板電極ＢＮ１，ＢＮ２がローレベル（接地レ
ベル）のときには、図２において、参照符β１で示すよ
うに、ノーマリ・オフ型のトランジスタ特性を示し、か
つハイレベル、すなわち前記パルス電源φのピーク電圧
Ｖｄｄのときには、参照符β２で示すように、ノーマリ
・オン型のトランジスタ特性を示すように、閾値電圧が
調整されている。
は、前記基板電極ＢＮ１，ＢＮ２がローレベル（接地レ
ベル）のときには、図２において、参照符β１で示すよ
うに、ノーマリ・オフ型のトランジスタ特性を示し、か
つハイレベル、すなわち前記パルス電源φのピーク電圧
Ｖｄｄのときには、参照符β２で示すように、ノーマリ
・オン型のトランジスタ特性を示すように、閾値電圧が
調整されている。
【００５４】このように構成されたＣＭＯＳ論理回路Ｌ
ＯＧの動作は、前述の図１１で示すようになる。図１に
おける、入力ＩＮ、入力／ＩＮ、パルス電源φ、出力Ｏ
ＵＴおよび出力／ＯＵＴの各波形は、それぞれ図１１
（ａ）、図１１（ｂ）、図１１（ｃ）、図１１（ｄ）お
よび図１１（ｅ）に対応している。
ＯＧの動作は、前述の図１１で示すようになる。図１に
おける、入力ＩＮ、入力／ＩＮ、パルス電源φ、出力Ｏ
ＵＴおよび出力／ＯＵＴの各波形は、それぞれ図１１
（ａ）、図１１（ｂ）、図１１（ｃ）、図１１（ｄ）お
よび図１１（ｅ）に対応している。
【００５５】まず、「ＲＥＳＥＴ」動作によって、パル
ス電源φがローレベルに引下げられ、これによってハイ
レベル側の出力（図１１の例では出力ＯＵＴである図１
１（ｄ））もローレベルに引下げられ、出力データが消
去される。「ＷＡＩＴ」動作時には、パルス電源φはロ
ーレベルのままで、入力ＩＮ，／ＩＮのいずれか一方
（図１１の例では入力ＩＮである図１１（ａ））が引上
げられ、入力がハイレベルに確定すると、「ＥＶＡＬＵ
ＡＴＥ」動作によって、ハイレベル側の入力が保持され
たままで、パルス電源φの電圧が引上げられる。これに
伴って、ハイレベル側となる出力（図１１の例では出力
ＯＵＴである図１１（ｄ））がハイレベルに引上げら
れ、出力が確定すると、「ＨＯＬＤ」動作によって、入
力ＩＮ，／ＩＮがともにローレベルとされて、入力が消
去されても、ハイレベル側の出力を保持しままとなる。
ス電源φがローレベルに引下げられ、これによってハイ
レベル側の出力（図１１の例では出力ＯＵＴである図１
１（ｄ））もローレベルに引下げられ、出力データが消
去される。「ＷＡＩＴ」動作時には、パルス電源φはロ
ーレベルのままで、入力ＩＮ，／ＩＮのいずれか一方
（図１１の例では入力ＩＮである図１１（ａ））が引上
げられ、入力がハイレベルに確定すると、「ＥＶＡＬＵ
ＡＴＥ」動作によって、ハイレベル側の入力が保持され
たままで、パルス電源φの電圧が引上げられる。これに
伴って、ハイレベル側となる出力（図１１の例では出力
ＯＵＴである図１１（ｄ））がハイレベルに引上げら
れ、出力が確定すると、「ＨＯＬＤ」動作によって、入
力ＩＮ，／ＩＮがともにローレベルとされて、入力が消
去されても、ハイレベル側の出力を保持しままとなる。
【００５６】上述のような動作時において、本発明で
は、「ＨＯＬＤ」動作時に、ＮＭＯＳトランジスタＭＮ
１またはＭＮ２のうち、ローレベルを出力すべき側、た
とえばＭＮ１の基板電極ＢＮ１には、出力ＯＵＴのハイ
レベルが与えられることになり、前記図２から、該ＮＭ
ＯＳトランジスタＭＮ１の特性がノーマリ・オン型とな
って、出力／ＯＵＴをローレベルに安定して固定する。
は、「ＨＯＬＤ」動作時に、ＮＭＯＳトランジスタＭＮ
１またはＭＮ２のうち、ローレベルを出力すべき側、た
とえばＭＮ１の基板電極ＢＮ１には、出力ＯＵＴのハイ
レベルが与えられることになり、前記図２から、該ＮＭ
ＯＳトランジスタＭＮ１の特性がノーマリ・オン型とな
って、出力／ＯＵＴをローレベルに安定して固定する。
【００５７】したがって、単位論理回路である該ＣＭＯ
Ｓ論理回路ＬＯＧが多数設けられるなどしても、隣接す
る論理回路からの影響を受けることなく、安定した動作
を行うことができるようになり、回路設計の自由度を向
上することができる。また、このようにローレベル側の
出力を接地電位に固定するにあたって、前述の図１６で
示すＣＭＯＳ論理回路Ｆ１０ではＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４が必要であったのに対して、本発明では
前記２Ｎ−２Ｐ回路のままであり、トランジスタ数、す
なわち回路規模の増大を招くこともない。
Ｓ論理回路ＬＯＧが多数設けられるなどしても、隣接す
る論理回路からの影響を受けることなく、安定した動作
を行うことができるようになり、回路設計の自由度を向
上することができる。また、このようにローレベル側の
出力を接地電位に固定するにあたって、前述の図１６で
示すＣＭＯＳ論理回路Ｆ１０ではＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４が必要であったのに対して、本発明では
前記２Ｎ−２Ｐ回路のままであり、トランジスタ数、す
なわち回路規模の増大を招くこともない。
【００５８】さらにまた、ＰＭＯＳトランジスタＭＰ
１，ＭＰ２の基板電極ＢＰ１，ＢＰ２は、それぞれのゲ
ート電極と接続されているので、閾値電圧を低く抑える
ことができ、動作電圧を低くすることができる。
１，ＭＰ２の基板電極ＢＰ１，ＢＰ２は、それぞれのゲ
ート電極と接続されているので、閾値電圧を低く抑える
ことができ、動作電圧を低くすることができる。
【００５９】なお、本発明は、各ＭＯＳトランジスタＭ
Ｐ１，ＭＰ２；ＭＮ１，ＭＮ２の基板電位を個別に制御
する必要があるので、たとえば図３や図４で示す構造で
実現することができる。
Ｐ１，ＭＰ２；ＭＮ１，ＭＮ２の基板電位を個別に制御
する必要があるので、たとえば図３や図４で示す構造で
実現することができる。
【００６０】図３は、本発明に従うＣＭＯＳ論理回路Ｌ
ＯＧを実現するための一構造例を説明するための断面図
である。この構造は、ＳＯＩ構造と称される構造であ
り、図３ではＭＯＳトランジスタＭＮ１，ＭＰ１付近を
示している。代表的なＳＯＩ構造基板であるＳＩＭＯＸ
基板では、シリコン基板２１の表面に酸素が注入され、
さらに熱処理されて絶縁層２２が形成され、この絶縁層
２２内にエッチングによって形成した空間に、低濃度の
ＳＯＩボディ（ｐ）２３およびＳＯＩボディ（ｎ）２４
が形成される。
ＯＧを実現するための一構造例を説明するための断面図
である。この構造は、ＳＯＩ構造と称される構造であ
り、図３ではＭＯＳトランジスタＭＮ１，ＭＰ１付近を
示している。代表的なＳＯＩ構造基板であるＳＩＭＯＸ
基板では、シリコン基板２１の表面に酸素が注入され、
さらに熱処理されて絶縁層２２が形成され、この絶縁層
２２内にエッチングによって形成した空間に、低濃度の
ＳＯＩボディ（ｐ）２３およびＳＯＩボディ（ｎ）２４
が形成される。
【００６１】ＳＯＩボディ（ｐ）２３には、高濃度の注
入（ｎ+ ）によって、ソース領域ＳＮ１およびドレイン
領域ＤＮ１が形成されるとともに、基板電極ＢＮ１が引
出される。ソース領域ＳＮ１とドレイン領域ＤＮ１との
間のチャネル領域上には、図示しない誘電体層を介し
て、ゲート電極ＧＮ１が形成され、こうしてＮＭＯＳト
ランジスタＭＮ１が形成される。
入（ｎ+ ）によって、ソース領域ＳＮ１およびドレイン
領域ＤＮ１が形成されるとともに、基板電極ＢＮ１が引
出される。ソース領域ＳＮ１とドレイン領域ＤＮ１との
間のチャネル領域上には、図示しない誘電体層を介し
て、ゲート電極ＧＮ１が形成され、こうしてＮＭＯＳト
ランジスタＭＮ１が形成される。
【００６２】同様に、ＳＯＩボディ（ｎ）２４に、高濃
度の注入（ｐ+ ）によって、ソース領域ＳＰ１およびド
レイン領域ＤＰ１が形成されるとともに、基板電極ＢＰ
１が引出される。前記ソース領域ＳＰ１とドレイン領域
ＤＰ１との間のチャネル領域上には、誘電体層を介して
ゲート電極ＧＰ１が形成され、こうしてＰＭＯＳトラン
ジスタＭＰ１が形成される。前記ＮＭＯＳトランジスタ
ＭＮ２およびＰＭＯＳトランジスタＭＰ２は、これらＮ
ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタ
ＭＰ１とそれぞれ同様の構造で実現することができる。
度の注入（ｐ+ ）によって、ソース領域ＳＰ１およびド
レイン領域ＤＰ１が形成されるとともに、基板電極ＢＰ
１が引出される。前記ソース領域ＳＰ１とドレイン領域
ＤＰ１との間のチャネル領域上には、誘電体層を介して
ゲート電極ＧＰ１が形成され、こうしてＰＭＯＳトラン
ジスタＭＰ１が形成される。前記ＮＭＯＳトランジスタ
ＭＮ２およびＰＭＯＳトランジスタＭＰ２は、これらＮ
ＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタ
ＭＰ１とそれぞれ同様の構造で実現することができる。
【００６３】また、図４の構造は、本件出願人が先に特
願平８−１７００７２で提案した構造であり、シリコン
基板３１の表面において、まずＮＭＯＳトランジスタＭ
Ｎ１領域にはディープｎウェル３２が形成され、これに
対して、ＰＭＯＳトランジスタＭＰ１領域にはディープ
ｐウェル３３が形成される。これらのウェル３２，３３
上には、それぞれシャローｐウェル３４およびシャロー
ｎウェル３５が形成され、該シャローｐウェル３４およ
びシャローｎウェル３５がそれぞれＮＭＯＳトランジス
タＭＮ１およびＰＭＯＳトランジスタＭＰ１の基板とな
る。
願平８−１７００７２で提案した構造であり、シリコン
基板３１の表面において、まずＮＭＯＳトランジスタＭ
Ｎ１領域にはディープｎウェル３２が形成され、これに
対して、ＰＭＯＳトランジスタＭＰ１領域にはディープ
ｐウェル３３が形成される。これらのウェル３２，３３
上には、それぞれシャローｐウェル３４およびシャロー
ｎウェル３５が形成され、該シャローｐウェル３４およ
びシャローｎウェル３５がそれぞれＮＭＯＳトランジス
タＭＮ１およびＰＭＯＳトランジスタＭＰ１の基板とな
る。
【００６４】シャローｐウェル３４上には、前記ソース
領域ＳＮ１、ドレイン領域ＤＮ１および基板電極ＢＮ１
ならびにゲート電極ＧＮ１等が形成され、シャローｎウ
ェル３５上には、ソース領域ＳＰ１、ドレイン領域ＤＰ
１および基板電極ＢＰ１ならびにゲート電極ＧＰ１等が
形成される。各ＭＯＳトランジスタＭＮ１，ＭＰ１は、
それらの外周部分に形成されたトレンチ３６によって絶
縁分離を実現する、いわゆるトレンチ分離によって、相
互間の良好な絶縁が保たれている。前記ディープｎウェ
ル３２およびディープｐウェル３３には、それぞれシャ
ローｐウェル３４およびシャローｎウェル３５の電位が
変化しても、常に逆バイアス状態が維持されるように、
図示しない電極から、それぞれハイレベルおよびローレ
ベルに対応する電位が与えられている。
領域ＳＮ１、ドレイン領域ＤＮ１および基板電極ＢＮ１
ならびにゲート電極ＧＮ１等が形成され、シャローｎウ
ェル３５上には、ソース領域ＳＰ１、ドレイン領域ＤＰ
１および基板電極ＢＰ１ならびにゲート電極ＧＰ１等が
形成される。各ＭＯＳトランジスタＭＮ１，ＭＰ１は、
それらの外周部分に形成されたトレンチ３６によって絶
縁分離を実現する、いわゆるトレンチ分離によって、相
互間の良好な絶縁が保たれている。前記ディープｎウェ
ル３２およびディープｐウェル３３には、それぞれシャ
ローｐウェル３４およびシャローｎウェル３５の電位が
変化しても、常に逆バイアス状態が維持されるように、
図示しない電極から、それぞれハイレベルおよびローレ
ベルに対応する電位が与えられている。
【００６５】なお、本発明では、ＮＭＯＳトランジスタ
ＭＮ１，ＭＮ２の基板電極ＢＮ１，ＢＮ２に順方向バイ
アスを印加するので、ハイレベルとローレベルとの電位
差、すなわち前記Ｖｄｄは、０．６Ｖ程度以下とする必
要がある。
ＭＮ１，ＭＮ２の基板電極ＢＮ１，ＢＮ２に順方向バイ
アスを印加するので、ハイレベルとローレベルとの電位
差、すなわち前記Ｖｄｄは、０．６Ｖ程度以下とする必
要がある。
【００６６】本発明の実施の第２の形態について、図５
に基づいて説明すれば以下のとおりである。
に基づいて説明すれば以下のとおりである。
【００６７】図５は、本発明の実施の第２の形態のＣＭ
ＯＳ論理回路ＬＯＧａの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧａは、前述のＣＭＯＳ論理回路ＬＯＧ
に類似し、対応する部分には同一の参照符号を付してそ
の説明を省略する。このＣＭＯＳ論理回路ＬＯＧａで
は、クランプ回路ＣＬＰａを構成するＰＭＯＳトランジ
スタＭＰ１ａ，ＭＰ２ａの基板電極ＢＰ１，ＢＰ２は、
それぞれのソース電極と接続されている。
ＯＳ論理回路ＬＯＧａの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧａは、前述のＣＭＯＳ論理回路ＬＯＧ
に類似し、対応する部分には同一の参照符号を付してそ
の説明を省略する。このＣＭＯＳ論理回路ＬＯＧａで
は、クランプ回路ＣＬＰａを構成するＰＭＯＳトランジ
スタＭＰ１ａ，ＭＰ２ａの基板電極ＢＰ１，ＢＰ２は、
それぞれのソース電極と接続されている。
【００６８】したがって、閾値電圧を高く設定する必要
が生じるけれども、これによってゲートと基板との間の
接続がなくなり、ソースのｐｎ接合を介した直流電流が
流れなくなり、パルス電源φから接地電位への直流電流
を流れにくくすることができ、電力消費を低減すること
ができる。
が生じるけれども、これによってゲートと基板との間の
接続がなくなり、ソースのｐｎ接合を介した直流電流が
流れなくなり、パルス電源φから接地電位への直流電流
を流れにくくすることができ、電力消費を低減すること
ができる。
【００６９】本発明の実施の第３の形態について、図６
に基づいて説明すれば以下のとおりである。
に基づいて説明すれば以下のとおりである。
【００７０】図６は、本発明の実施の第３の形態のＣＭ
ＯＳ論理回路ＬＯＧｂの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧｂは、前述のＣＭＯＳ論理回路ＬＯＧ
に類似し、対応する部分には同一の参照符号を付してそ
の説明を省略する。このＣＭＯＳ論理回路ＬＯＧｂで
は、関数回路ＦＵＮ１ｂ，ＦＵＮ２ｂは、それぞれ２つ
のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２；ＭＮ２
１，ＭＮ２２を備えて構成されており、関数回路ＦＵＮ
１ｂ側ではこれらは相互に直列に接続され、関数回路Ｆ
ＵＮ２ｂ側では相互に並列に接続される。
ＯＳ論理回路ＬＯＧｂの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧｂは、前述のＣＭＯＳ論理回路ＬＯＧ
に類似し、対応する部分には同一の参照符号を付してそ
の説明を省略する。このＣＭＯＳ論理回路ＬＯＧｂで
は、関数回路ＦＵＮ１ｂ，ＦＵＮ２ｂは、それぞれ２つ
のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２；ＭＮ２
１，ＭＮ２２を備えて構成されており、関数回路ＦＵＮ
１ｂ側ではこれらは相互に直列に接続され、関数回路Ｆ
ＵＮ２ｂ側では相互に並列に接続される。
【００７１】ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２
のゲート電極は、それぞれ入力ノードＨＩ１１，ＨＩ１
２となり、入力Ａ，Ｂが与えられる。また、これらのＮ
ＭＯＳトランジスタＭＮ１１，ＭＮ１２の基板電極ＢＮ
１１，ＢＮ１２には、前記出力ノードＨＯ１から順方向
バイアスが与えられる。これに対して、ＮＭＯＳトラン
ジスタＭＮ２１，ＭＮ２２のゲート電極はそれぞれ入力
ノードＨＩ２１，ＨＩ２２となり、入力／Ａ，／Ｂが与
えられる。また、ＮＭＯＳトランジスタＭＮ２１，ＭＮ
２２の基板電極ＢＮ２１，ＢＮ２２には、前記出力ノー
ドＨＯ２から順方向バイアスが与えられる。
のゲート電極は、それぞれ入力ノードＨＩ１１，ＨＩ１
２となり、入力Ａ，Ｂが与えられる。また、これらのＮ
ＭＯＳトランジスタＭＮ１１，ＭＮ１２の基板電極ＢＮ
１１，ＢＮ１２には、前記出力ノードＨＯ１から順方向
バイアスが与えられる。これに対して、ＮＭＯＳトラン
ジスタＭＮ２１，ＭＮ２２のゲート電極はそれぞれ入力
ノードＨＩ２１，ＨＩ２２となり、入力／Ａ，／Ｂが与
えられる。また、ＮＭＯＳトランジスタＭＮ２１，ＭＮ
２２の基板電極ＢＮ２１，ＢＮ２２には、前記出力ノー
ドＨＯ２から順方向バイアスが与えられる。
【００７２】したがって、入力ＡまたはＢの少なくとも
いずれか一方がローレベルであるときには、出力ノード
ＨＯ１からの出力ＯＵＴはローレベルとなり、出力ノー
ドＨＯ２からの出力／ＯＵＴはハイレベルとなる。これ
に対して、入力Ａ，Ｂがともにハイレベルであるときに
は、出力ＯＵＴはハイレベルとなり、出力／ＯＵＴはロ
ーレベルとなる。このようにして、ＮＡＮＤ／ＮＯＲ動
作を実現することができ、関数回路の構成によって所望
とする論理を実現することができる。
いずれか一方がローレベルであるときには、出力ノード
ＨＯ１からの出力ＯＵＴはローレベルとなり、出力ノー
ドＨＯ２からの出力／ＯＵＴはハイレベルとなる。これ
に対して、入力Ａ，Ｂがともにハイレベルであるときに
は、出力ＯＵＴはハイレベルとなり、出力／ＯＵＴはロ
ーレベルとなる。このようにして、ＮＡＮＤ／ＮＯＲ動
作を実現することができ、関数回路の構成によって所望
とする論理を実現することができる。
【００７３】
【発明の効果】請求項１の発明に係るＣＭＯＳ論理回路
は、以上のように、クランプ回路と、少なくとも１つの
ＮＭＯＳトランジスタを備える２つの関数回路とを含
み、パルス電源で駆動されて断熱充電法が使用される低
消費電力動作が可能なＥＣＲＬ回路または２Ｎ−２Ｐ回
路と称されるＣＭＯＳ論理回路において、ＮＭＯＳトラ
ンジスタの基板電極を、他方の関数回路の出力ノードに
クロス接続する。
は、以上のように、クランプ回路と、少なくとも１つの
ＮＭＯＳトランジスタを備える２つの関数回路とを含
み、パルス電源で駆動されて断熱充電法が使用される低
消費電力動作が可能なＥＣＲＬ回路または２Ｎ−２Ｐ回
路と称されるＣＭＯＳ論理回路において、ＮＭＯＳトラ
ンジスタの基板電極を、他方の関数回路の出力ノードに
クロス接続する。
【００７４】それゆえ、前記パルス電源をハイレベルと
したまま、入力をともにローレベルとする「ＨＯＬＤ」
動作時に、ローレベルを出力すべきＮＭＯＳトランジス
タの基板は順方向バイアスされてノーマリ・オンとな
り、導通状態を保持する。これによって、ＮＭＯＳトラ
ンジスタの増加を招くことなく、すなわち回路規模の増
大を招くことなく、隣接回路の影響による論理エラーを
防止することができる。
したまま、入力をともにローレベルとする「ＨＯＬＤ」
動作時に、ローレベルを出力すべきＮＭＯＳトランジス
タの基板は順方向バイアスされてノーマリ・オンとな
り、導通状態を保持する。これによって、ＮＭＯＳトラ
ンジスタの増加を招くことなく、すなわち回路規模の増
大を招くことなく、隣接回路の影響による論理エラーを
防止することができる。
【００７５】また請求項２の発明に係るＣＭＯＳ論理回
路は、以上のように、クランプ回路の各ＰＭＯＳトラン
ジスタの基板電極を、それぞれのゲート電極と接続す
る。
路は、以上のように、クランプ回路の各ＰＭＯＳトラン
ジスタの基板電極を、それぞれのゲート電極と接続す
る。
【００７６】それゆえ、ＰＭＯＳトランジスタの閾値電
圧を低くすることができ、低電圧動作が可能となる。
圧を低くすることができ、低電圧動作が可能となる。
【００７７】さらにまた請求項３の発明に係るＣＭＯＳ
論理回路は、以上のように、クランプ回路の各ＰＭＯＳ
トランジスタの基板電極をパルス電源と接続する。
論理回路は、以上のように、クランプ回路の各ＰＭＯＳ
トランジスタの基板電極をパルス電源と接続する。
【００７８】それゆえ、ＰＭＯＳトランジスタの閾値電
圧は高くなるけれども、パルス電源から定電圧源への直
流電流が流れにくくなり、電力消費をさらに低減するこ
とができる。
圧は高くなるけれども、パルス電源から定電圧源への直
流電流が流れにくくなり、電力消費をさらに低減するこ
とができる。
【００７９】また請求項４の発明に係るＣＭＯＳ論理回
路は、以上のように、基板をＳＯＩ構造とする。
路は、以上のように、基板をＳＯＩ構造とする。
【００８０】それゆえ、各ＭＯＳトランジスタを絶縁分
離することができ、前記請求項１で示すようなＮＭＯＳ
トランジスタの基板電極への順方向バイアスの印加が可
能となる。
離することができ、前記請求項１で示すようなＮＭＯＳ
トランジスタの基板電極への順方向バイアスの印加が可
能となる。
【００８１】さらにまた請求項５の発明に係るＣＭＯＳ
論理回路は、以上のように、各ＭＯＳトランジスタを、
２重拡散領域と絶縁物とによって相互に電気的に分離す
る。
論理回路は、以上のように、各ＭＯＳトランジスタを、
２重拡散領域と絶縁物とによって相互に電気的に分離す
る。
【００８２】それゆえ、各ＭＯＳトランジスタを絶縁分
離することができ、前記請求項１で示すようなＮＭＯＳ
トランジスタの基板電極への順方向バイアスの印加が可
能となる。
離することができ、前記請求項１で示すようなＮＭＯＳ
トランジスタの基板電極への順方向バイアスの印加が可
能となる。
【図１】本発明の実施の第１の形態のＣＭＯＳ論理回路
の電気回路図である。
の電気回路図である。
【図２】ＮＭＯＳトランジスタの動作特性を説明するた
めのグラフである。
めのグラフである。
【図３】図１で示すＣＭＯＳ論理回路の具体的な一構造
例を説明するための該ＣＭＯＳ論理回路の一部分の断面
図である。
例を説明するための該ＣＭＯＳ論理回路の一部分の断面
図である。
【図４】図１で示すＣＭＯＳ論理回路の具体的な他の構
造例を説明するための該ＣＭＯＳ論理回路の一部分の断
面図である。
造例を説明するための該ＣＭＯＳ論理回路の一部分の断
面図である。
【図５】本発明の実施の第２の形態のＣＭＯＳ論理回路
の電気回路図である。
の電気回路図である。
【図６】本発明の実施の第３の形態のＣＭＯＳ論理回路
の電気回路図である。
の電気回路図である。
【図７】ＣＭＯＳインバータの充放電動作を説明するた
めの電気回路図である。
めの電気回路図である。
【図８】図７で示すＣＭＯＳインバータの動作を説明す
るための波形図である。
るための波形図である。
【図９】通常の充電方法と断熱充電法との違いを説明す
るためのグラフである。
るためのグラフである。
【図１０】前記断熱充電法を用いる典型的な従来技術の
ＣＭＯＳ論理回路の電気回路図である。
ＣＭＯＳ論理回路の電気回路図である。
【図１１】図１ならびに図１０および図１２で示すＣＭ
ＯＳ論理回路の動作を説明するための波形図である。
ＯＳ論理回路の動作を説明するための波形図である。
【図１２】図１０で示すＣＭＯＳ論理回路を用いて構成
されるシフトレジスタの電気回路図である。
されるシフトレジスタの電気回路図である。
【図１３】図１２で示すシフトレジスタの動作を説明す
るためのパルス電源の波形図である。
るためのパルス電源の波形図である。
【図１４】図１２で示すシフトレジスタの動作を説明す
るための各インバータ／バッファの動作状態を示す図で
ある。
るための各インバータ／バッファの動作状態を示す図で
ある。
【図１５】図１０で示すＣＭＯＳ論理回路の問題点を説
明するための一部分の断面を模式的に示す図である。
明するための一部分の断面を模式的に示す図である。
【図１６】他の従来技術のＣＭＯＳ論理回路の電気回路
図である。
図である。
１１ 電源ライン １２ 電源ライン ２１ シリコン基板 ２２ 絶縁層 ２３ ＳＯＩボディ（ｐ） ２４ ＳＯＩボディ（ｎ） ３１ シリコン基板 ３２ ディープｎウェル ３３ ディープｐウェル ３４ シャローｐウェル ３５ シャローｎウェル ＢＰ１，ＢＰ２；ＢＮ１，ＢＮ２ 基板電極 ＣＬＰ，ＣＬＰａ クランプ回路 ＦＵＮ１，ＦＵＮ２；ＦＵＮ１ｂ，ＦＵＮ２ｂ 関数
回路 ＨＩ１，ＨＩ２；ＨＩ１１，ＨＩ１２，ＨＩ２１，ＨＩ
２２ 入力ノード ＨＯ１，ＨＯ２ 出力ノード ＬＯＧ，ＬＯＧａ，ＬＯＧｂ ＣＭＯＳ論理回路 ＭＮ１，ＭＮ２；ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ
２２ ＮＭＯＳトランジスタ ＭＰ１，ＭＰ２；ＭＰ１ａ，ＭＰ２ａ ＰＭＯＳトラ
ンジスタ φ パルス電源
回路 ＨＩ１，ＨＩ２；ＨＩ１１，ＨＩ１２，ＨＩ２１，ＨＩ
２２ 入力ノード ＨＯ１，ＨＯ２ 出力ノード ＬＯＧ，ＬＯＧａ，ＬＯＧｂ ＣＭＯＳ論理回路 ＭＮ１，ＭＮ２；ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ
２２ ＮＭＯＳトランジスタ ＭＰ１，ＭＰ２；ＭＰ１ａ，ＭＰ２ａ ＰＭＯＳトラ
ンジスタ φ パルス電源
Claims (5)
- 【請求項１】一対のＰＭＯＳトランジスタを備え、各Ｐ
ＭＯＳトランジスタのゲート電極は対を成す他方のＰＭ
ＯＳトランジスタのドレイン電極にクロス接続され、ソ
ース電極は共にパルス電源に接続されるクランプ回路
と、少なくとも１つのＮＭＯＳトランジスタを備え、該
ＮＭＯＳトランジスタのゲート電極をそれぞれ入力ノー
ドとし、一端が共通に定電圧源に接続され、他端は対応
する前記ＰＭＯＳトランジスタのドレイン電極にそれぞ
れ接続されて出力ノードとなる２つの関数回路とを含む
ＣＭＯＳ論理回路において、 前記２つの関数回路をそれぞれ構成しているＮＭＯＳト
ランジスタの基板電極は、他方の関数回路の出力ノード
にクロス接続されることを特徴とするＣＭＯＳ論理回
路。 - 【請求項２】前記クランプ回路の各ＰＭＯＳトランジス
タの基板電極は、それぞれのゲート電極と接続されるこ
とを特徴とする請求項１記載のＣＭＯＳ論理回路。 - 【請求項３】前記クランプ回路の各ＰＭＯＳトランジス
タの基板電極は、前記パルス電源と接続されることを特
徴とする請求項１記載のＣＭＯＳ論理回路。 - 【請求項４】基板がＳＯＩ構造であることを特徴とする
請求項１〜３のいずれかに記載のＣＭＯＳ論理回路。 - 【請求項５】基板上で各ＭＯＳトランジスタが、２重拡
散領域と絶縁物とによって相互に電気的に分離されてい
ることを特徴とする請求項１〜３のいずれかに記載のＣ
ＭＯＳ論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34602896A JP3241619B2 (ja) | 1996-12-25 | 1996-12-25 | Ｃｍｏｓ論理回路 |
| US08/956,541 US6009021A (en) | 1996-12-25 | 1997-10-23 | MOS logic circuit with hold operation |
| DE69724399T DE69724399T2 (de) | 1996-12-25 | 1997-10-28 | Logische MOS-Schaltung |
| EP97118705A EP0851587B1 (en) | 1996-12-25 | 1997-10-28 | MOS logic circuit |
| KR1019970055900A KR100254601B1 (ko) | 1996-12-25 | 1997-10-29 | Mos 논리회로 |
Applications Claiming Priority (1)
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