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GEBIET DER
ERFINDUNG
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Die Erfindung, wie sie in den beigefügten Ansprüchen definiert
ist, betrifft allgemein eine in einer integrierten MOS-Schaltung
vorhandene Logikschaltung, und insbesondere betrifft sie eine MOS-Logikschaltung, die
einen adiabatischen Ladevorgang nutzt, um niedrigen Energieverbrauch
zu erzielen.
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HINTERGRUND
DER ERFINDUNG
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Eine adiabatische Ladeschaltung bildet
ein Verfahren zum Verringern des Energieverbrauchs bei MOS-Logikschaltungschips,
wie von C. L. Seitz, A. H. Frey, S. Mattisson, S. D. Rabin, D. A.
Speck und J. L. A. van de Snepscheut in "Hot-Clock nMOS", Proceedings of the 1985 Chapel Hill
Conference on VLSI, S. 1–17 (Computer
Science Press, 1985) vorgeschlagen. Nchfolgend wird dieser adiabatische
Ladevorgang erläutert.
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Beim Laden der Spannung eines bestimmten
Knotens in einer CMOS-Standardschaltung führt, ab dem Zeitpunkt, zu dem
der mit der Spannungsquelle verbundene Schalter (MOSFET) geschlossen
wird, bis der Knoten (Kapazität
C) vollständig
geladen ist, der Widerstand des Schalters zur Umwandlung der Energie (1/2) × CV2, wobei V die Potenzialdifferenz über den
Schalter hinweg ist. Wenn jedoch das Potenzial des Knotens und dasjenige
der Spannungsquelle gleich sind, fließt selbst dann kein Strom durch
den Schalter, wenn die Spannungsquelle und der Knoten über den
Schalter verbunden werden, und demgemäß existiert keine Energieumwandlung
aufgrund des Widerstands des Schalters.
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Demgemäß ist es, wenn die Spannung
der Spannungsquelle langsam im Vergleich zur Zeitkonstante RC des
Schalterwiderstands R und der Knotenkapazität C erhöht wird, möglich, die Potenziale des Knotens und
der Spannungsquelle auf solche Weise zu erhöhen, dass die Potenzialdifferenz über den
Schalter hinweg verringert ist, so dass die Potenziale des Knotens
und der Spannungsquelle nahe beieinander bleiben. Auf diese Weise
kann das Potenzial des Knotens mit dem der Spannungsquelle ins Gleichgewicht
gebracht werden, und die Kapazität
des Knotens kann adiabatisch geladen werden. In diesem Fall ist
die vom Widerstand des Schalters umgewandelte Energie die Folgende:
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Hierbei ist T die für diesen
Prozess erforderliche Zeit, und V(t) ist die Spannungscharakteristik
der Kapazität.
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Wenn die Spannungskurve eine Linie
ist, R und T konstant sind und T » RC gilt, wird die obige Gleichung
(1) der folgenden Gleichung (2) analog: E = (1/2)·CV2·(2RC/T) (2)
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Wenn die Spannungskurve eine Sinuswelle
ist, ist die obige Gleichung (2) mit dem Koeffizienten π2/8 zu
multiplizieren.
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Die obige Gleichung (2) zeigt, dass
dann, wenn T unendlich erhöht
wird, die zum Laden der Knotenkapazität erforderliche Energiemenge
auf Null verringert werden kann. Dieses Verfahren des quasistatischen Ladens
ist der o. g. adiabatische Ladevorgang. Die bei diesem adiabatischen
Ladevorgang umgewandelte Energiemenge unterscheidet sich wesentlich
von der beim standardmäßigen CMOS-Ladevorgang,
bei dem, wie oben angegeben, die Energie (1/2) × CV2 umgewandelt
wird, und zwar unabhängig
von der Zeit, d. h. unabhängig
von der Konstanten RC.
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Wenn sich z. B. im Fall des in der 7 dargestellten CMOS-Inverters
das an den Eingangsknoten KI gelieferte Eingangssignal IN so ändert, wie
es in der 8(a) dargestellt
ist, ändert
sich das Ausgangssignal OUT vom Ausgangsknoten KO so, wie es in
der 8(b) dargestellt
ist. Genauer gesagt, wird, wenn das Eingangssignal IN zum Zeitpunkt
t11 vom hohen auf den niedrigen Pegel fällt, der PMOS-Transistor QP
eingeschaltet, und der NMOS-Transistor
QN wird ausgeschaltet. Demgemäß fließt der Ladestrom
(der mit dem Bezugssymbol I1 gekennzeichnet ist) von der Spannungsleitung 1 über den
PMOS-Transistor QP, um den Ausgangsknoten KO zu laden. Der Ausgangsknoten
KO wird auf das Potenzial Vdd der Spannungsquelle geladen, mit der
die Spannungsleitung 1 verbunden ist.
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Demgegenüber wird, wenn das Eingangssignal
IN zum Zeitpunkt t12 vom niedrigen auf den hohen Pegel ansteigt,
der PMOS-Transistor QP ausgeschaltet, und der NMOS-Transistor QN
wird eingeschaltet. Die Ladung des Ausgangsknotens KO wird über den
NMOS-Transistor QN an die Spannungsleitung 2 entladen (als Entladestrom
I2).
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Demgemäß ergibt sich bei dieser Art
des normalen Ladens, wie es in der 9 dargestellt
ist, der Energieverlust durch den Schaltvorgang aus der Potenzialdifferenz
V1 zwischen dem festen Potenzial Vdd der Spannungsquelle (durch
das Bezugssymbol α1
gekennzeichnet) und dem Potenzial des Ausgangsknotens KO (durch
das Bezugssymbol α2
gekennzeichnet). Demgegenüber ändert sich
beim o. g. adiabatischen Ladeverfahren das Potenzial der Spannungsquelle
so, wie es durch das Bezugssymbol α3 angegeben ist, und demgemäß ändert sich
auch das Potenzial des Ausgangsknotens KO so, wie es durch das Bezugssymbol α4 angegeben
ist. Demgemäß ist der
Energieverlust auf einen kleinen Wert verringert, der der durch
das Bezugssymbol V2 gekennzeichneten Potenzialdifferenz entspricht.
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In den letzten Jahren wurden viele
MOS-Transistorschaltungen unter Verwendung dieser Art eines adiabatischen
Ladevorgangs vorgeschlagen, z. B. von Y. Moon und D.–K. Jeong
in "Efficient Charge
Recovery Logic," 1995
Symposium on VLSI Circuits: Digest of Technical Papers, S. 129–130 (Mai
1995) sowie von A. Kramer, J. S. Denker, B. Flower und J. Moroney
in "2nd Order Adiabatic
Computation with 2N-2P and 2N-2N2P Logic Circuits," Porc. Int. Symp.
Low Power Design, S. 191–196
(Dana Point, April 1995).
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Die 10 zeigt
eine MOS-Logikschaltung F0, ein typisches Beispiel dieser Art der
herkömmlichen Technik.
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Diese MOS-Logikschaltung F0 ist die
Inverter/Puffer-Torschaltung einer zweikanaligen Logikschaltung,
die als "ECRL(Efficient
Charge Recovery Logic)-Schaltung oder "2N-2P-Schaltung" bezeichnet wird. Kurz gesagt, ist diese
MOS-Logikschaltung F0 so ausgebildet, dass eine Reinschaltung aus
einem PMOS-Transistor QP1 und einem NMOS-Transistor QN1 sowie eine
Reinschaltung aus einem PMOS-Transistor QP2 und einem NMOS-Transistor
QN2 parallel zwischen Spannungsleitungen 1 und 2 geschaltet
sind.
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Die Gateelektroden der NMOS-Transistoren
QN1 und QN2 sind mit einem ersten Eingangsknoten KI1 bzw. einem
zweiten Eingangsknoten KI2 verbunden; an die Gateelektrode des NMOS-Transistors
QN1 wird ein Eingangssignal IN+ ange legt,
und an die Gateelektrode des NMOS-Transistors QN2 wird ein Eingangssignal
IN– angelegt,
das logisch in Bezug auf das Eingangssignal IN+ invertiert
ist. Die Verbindung zwischen der Drainelektrode des PMOS-Transistors
QP2 und derjenigen des NMOS-Transistors QN2 bildet einen ersten Ausgangsknoten
KO1, von dem das Ausgangssignal OUT+ an
die Gateelektrode des PMOS-Transistors
QP1, mit dem eine Kreuzverbindung besteht, angelegt wird. Auf dieselbe
Weise bildet die Verbindung zwischen der Drainelektrode des PMOS-Transistors QP1 und
derjenigen des NMOS-Transistors QN1 einen zweiten Ausgangsknoten
KO2, von dem das Ausgangssignal OUT–1 an
die Gateelektrode des PMOS-Transistors QP2, mit dem eine Kreuzverbindung
besteht, angelegt wird. Die Spannungsleitung 1 ist mit
einer Impulsspannungsquelle Φ verbunden,
deren Spannungsausgangspegel sich zwischen dem Massepegel und einem
festen hohen Pegel Vdd ändert.
Die Spannungsleitung 2 ist andererseits mit dem Ausgangssignal
einer Konstantspannungsquelle verbunden, deren Ausgangspegel dem
Massepegel entspricht.
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Die 11 ist
ein Signalverlaufsdiagramm, das den Betrieb der auf die oben beschriebene
Weise aufgebauten MOS-Logikschaltung F0 zeigt. In dieser MOS-Logikschaltung
F0 bestehen die Operationen eines Zyklus aus vier Operationen: "RÜCKSETZEN", "WARTEN", "AUSWERTEN" und "HALTEN". Die Signalverläufe des
Eingangssignals IN+, des Eingangssignals
IN–,
der Impulsspannungsquelle Φ,
des Ausgangssignals OUT+ und des Ausgangssignals
OUT– in
der 19 entsprechen der 11(a), (b), (c), (d) bzw. (e).
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Als Erstes geht, bei der Operation
RÜCKSETZEN,
mit der Änderung
des Pegels der Impulsspannungsquelle Φ vom hohen auf den niedrigen
Pegel (sh. die 11(c))
ein Abfall der Ausgangsknoten KO1 und KO2 auf den niedrigen Pegel
einher, wodurch die jeweiligen Daten an diesen Ausgangsknoten KO1
und KO2 gelöscht
werden (sh. 11(d) und (e)). Als Nächstes verbleibt, bei der Operation
WAIT, der Ausgangsspannungspegel der Impulsspannungsquelle Φ auf dem
niedrigen Pegel, während
das Eingangssignal für
einen der Eingangsknoten (beim Beispiel der 10 ist es das Eingangssignal IN+ am Eingangsknoten KI1; sh. die 11(a)) vom niedrigen auf
den hohen Pegel ansteigt.
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Nachdem auf diese Weise ein Eingangszustand
errichtet wurde, wird die Operation AUSWERTEN ausgeführt, bei
der die Impulsspannungsquelle Φ vom
niedrigen auf den hohen Pegel ansteigt (sh. die 11(c)). Dabei wird, da, wie oben angegebenen,
das Eingangssignal IN+ den hohen Pegel aufweist
und das Eingangssignal IN– den niedrigen Pegel
aufweist, der NMOS-Transistor QN1 eingeschaltet, aber der NMOS-Transistor
QN2 ausgeschaltet; der PMOS- Transistor
QP2 wird eingeschaltet und der Pegel des Ausgangssignals OUT+ steigt abhängig vom Anstieg der Ausgangsspannung
der Impulsspannungsquelle Φ an (sh.
die 11(d)). Ferner bleiben
dabei die MOS-Transistoren QN2 und QP1 ausgeschaltet, und das Ausgangssignal
OUT–bleibt
auf niedrigem Pegel (sh. die 11(e)).
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Nachdem die Potenziale der Ausgangsknoten
KO1 und KO2 aufgebaut sind, wird die Operation HALTEN ausgeführt, bei
der beide Eingangsknoten KI1 und KI2 auf den niedrigen Pegel fallen,
und die Eingangsdaten werden gelöscht
(sh. die 11(a) und (b)). Die Gateelektroden der PMOS-Transistoren
QP1 und QP2 sind, wie oben ausgeführt, kreuzweise mit den Ausgangsknoten
KO1 und KO2 verbunden, und daher werden, wenn die Eingangssignale
IN+ und IN– gelöscht werden,
die NMOS-Transistoren QN1 und QN2 beide ausgeschaltet, jedoch bleibt
der hohe Pegel am Ausgangsknoten KO1 erhalten (sh. die 11(d)), und der niedrige Pegel
am Ausgangsknoten KO2 wird dynamisch aufrechterhalten, da er von
der Konstantspannungsquelle abgetrennt ist.
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Im nächsten Zyklus steigt, nach
dem Ausführen
einer Operation RÜCKSETZEN
auf dieselbe Weise, während
einer Operation WARTEN das Eingangssignal IN– vom
niedrigen auf den hohen Pegel an, und das Eingangssignal IN+ verbleibt auf dem niedrigen Pegel. Im Ergebnis
wird das Ausgangssignal OUT–, bei der nächsten Operation
HALTEN, auf dem hohen Pegel gehalten (sh. die 11(e)), und das Ausgangssignal OUT– befindet
sich auf niedrigem Pegel (sh. die 11(d)).
Die Inverter/Puffer-Operationen werden auf die oben beschriebene
Weise ausgeführt.
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Durch Ersetzen der NMOS-Transistoren
QN1 und QN2, die Funktionsschaltkreise sind, durch serielle und/oder
parallele Verbindungen mehrerer MOS-Transistoren kann eine MOS-Logikschaltung
F0 eine logische Schaltungseinheit bilden, mit der die gewünschte Kombinationslogik
entsprechend den o. g. Verbindungen ausgegeben werden kann. Ferner
kann eine sequenziell strukturierte Schaltung unter Verwendung der
Logikschaltungseinheiten aufgebaut werden. Wenn z. B. der in der 10 dargestellte Inverter/Puffer
als Logikschaltungseinheit verwendet wird und wenn mehrere derartige
Logikschaltungseinheiten in einer mehrstufigen Kaskade verbunden
werden, kann eine sequenzielle Schaltung wie die in der 12 dargestellte geschaffen werden.
Eine derartige sequenzielle Schaltung kann z. B. als Schieberegister
verwendet werden.
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Beim in der 12 dargestellten Beispiel werden die
Inverter/Puffer F1, F2, F3 und F4 durch Impulsspannungsquellen Φ1, Φ2, Φ3 und Φ4 angesteuert,
deren Phasen um 1/4 Zyklus gegeneinander verschoben sind. Es reicht
aus, wenn die Impulsspannungsquellen Φ3 und Φ4 entgegengesetzte Phasen zu Φ1 bzw. Φ2 aufweisen,
so dass Φ3
= Φ1 und Φ4 = Φ2 gilt.
Die Eingangssignale IN+ und IN– werden
an den Inverter/Puffer F1 der ersten Stufe geliefert, und das Ausgangssignal
jeder der Inverter/Puffer F1, F2 und F3 wird jeweils an den folgenden
Inverter/Puffer F2, F3 bzw. F4 geliefert. Die Ausgangssignale OUT+ und OUT– werden
vom Inverter/Puffer F4 der letzten Stufe ausgegeben.
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In der 13 ist
ein Signalverlaufsdiagramm für
die Operationen der Impulsspannungsquellen Φ1, Φ2, Φ3 und Φ4 dargestellt. Als Nächstes sind
in der 14 die Operationen
der Inverter/Puffer F1 bis F4 zu t0, t1, t2 usw. dargestellt. In
der 14 zeigt "#1" die Daten des ersten
Zyklus, und "#2" zeigt die Daten
des zweiten Zyklus. Auf diese Weise werden die Daten #1, #2 usw.
sequenziell mit jedem 1/4 Zyklus an die folgenden Stufen synchron
mit den Zyklen der Impulsspannungsquellen Φ1 bis Φ4 verschoben.
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Bei der vorstehend angegebenen herkömmlichen
MOS-Logikschaltung verbleibt, wenn der NMOS-Transistor QN1 oder
QN2 eingeschaltet wird, der Ausgangsknoten KO2 bzw. KO1 auf dem
niedrigen Pegel. Jedoch fallen, wie oben angegeben, während der
Operation HALTEN die Eingangsknoten KI1 und KI2 beide auf den niedrigen
Pegel, und wenn der NMOS-Transistor QN1 oder QN2 ausgeschaltet wird,
wird derjenige der Ausgangsknoten KO2 und KO1, der einen niedrigen
Pegel ausgeben soll, nur dynamisch auf dem Pegel gehalten, weswegen
die Tendenz einer Beeinflussung durch benachbarte Schaltkreise usw.
besteht.
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Z. B. wird in Fällen wie dem in der 12 dargestellten Schieberegister
jede in der Kaskade angeschlossene Logikschaltung durch den Einfluss
logischer Schaltvorgänge
im benachbarten Schaltkreis instabil, so dass es zu Logikfehlern
kommt. Dies erzeugt Probleme hinsichtlich des Einschränkungen
des Schaltungsdesigns, so dass es nicht möglich ist, Schaltkreise benachbart
zueinander zu platzieren, die mit Impulsspannungsquellen verschiedener
Phasen, d. h. verschiedenen Impulsspannungsquellen betrieben werden.
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Ferner existieren, wie es in der 15 dargestellt ist, in der
MOS-Logikschaltung F0 parasitäre
pn-Dioden, die durch die Bezugssymbole D1 und D2 gekennzeichnet
sind, zwischen dem Drain des NMOS-Transistors QN1 und einer p-Wanne 5 sowie
zwischen dem Drain des PMOS-Transistor QP1 und einer n-Wanne 6.
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Aus diesem Grund wird, wenn die Operation
RÜCKSETZEN
ausgeführt
wird, während
der Ausgangsknoten KO2 einen niedrigen Pegel ausgibt, da sich die
Impulsspannungsquelle Φ im
Anfangszustand der Operation RÜCKSETZEN
auf hohem Pegel befindet, während
sich der Eingangsknoten KI1 auf niedrigem Pegel befindet, die pn-Diode
D2 zwischen dem Drain des PMOS-Transistors QP1 und der p-Wanne 6 in
der Sperrrichtung vorgespannt, und in der Übergangskapazität der pn-Diode
D2 wird eine Ladung eingespeichert. Umgekehrt wird in der Übergangskapazität der pn-Diode
D2 keine Spannung eingespeichert, da über die pn-Diode D1 hinweg
dasselbe Potenzial zwischen dem Drain des NMOS-Transistors QN1 und der n-Wanne 5 besteht.
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Demgemäß wird, wenn die Impulsspannungsquelle Φ bei der
Operation RÜCKSETZEN
vom hohen auf den niedrigen Pegel fällt, die in der Übergangskapazität der pn-Diode
D2 gespeicherte Ladung an die Übergangskapazität der pn-Diode
D1 verteilt, und daher fällt
das Potenzial des Ausgangsknotens KO2 auf einen negativen Wert unter
dem Massepegel, bei dem es sich um den Ausgangspegel der Konstantspannungsquelle handelt.
Demgemäß entsteht
ein Problem dahingehend, dass zum Wiederaufladen viel Zusatzenergie
benötigt wird.
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Eine andere herkömmliche Technik, mit der diese
Problemart überwunden
werden soll, ist die in der o. g. Veröffentlichung von Kramer et
al. vorgeschlagene 2N-2N2P-Schaltung. Die 16 ist ein elektrisches Schaltbild einer
MOS-Logikschaltung F10 vom gemäß dieser
anderen herkömmlichen
Technik vorgeschlagenen Typ. Bei dieser MOS-Logikschaltung F10 sind
Elemente, die solchen in der in der 10 dargestellten MOS-Logikschaltung
F0 ähnlich
sind und diesen entsprechen, mit denselben Bezugssymbolen versehen,
und eine zugehörige
Erläuterung
wird weggelassen.
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In dieser MOS-Logikschaltung F10
sind NMOS-Transistoren QN3 und QN4 parallel zu NMOS-Transistoren
QN1 bzw. QN2 vorhanden. Die Gateelektrode des NMOS-Transistors QN3
ist mit derjenigen eines PMOS-Transistors QP1, d. h. einem Ausgangsknoten
KO1, verbunden, und die Gateelektrode des NMOS-Transistors QN4 ist
mit derjenigen eines PMOS-Transistors QP2, d. h. einem Ausgangsknoten
KO2, verbunden.
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Demgemäß wird während der Operation HALTEN,
wenn z. B. der Ausgangsknoten KO1 auf dem hohen Pegel gehalten wird,
der NMOS-Transistor QN3 eingeschaltet, so dass selbst dann, wenn
das Eingangssignal IN+ auf den niedrigen
Pegel fällt,
der Ausgangsknoten KO2 stabil auf dem niedrigen Pegel gehalten werden
kann. Auf diese Weise ist die MOS-Logikschaltung F10 so ausgebildet, dass
selbst dann, wenn beide Eingangssignale IN+ und
IN– auf
den niedrigen Pegel fallen, das Ausgangssignal niedrigen Pegels
stabil bleibt.
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Ferner wird, wenn die Operation RÜCKSETZEN
ausgeführt
wird, wenn sich das Ausgangssignal OUT– vom
Ausgangsknoten KO2 auf dem niedrigen Pegel befindet, der NMOS-Transistor
QN3 eingeschaltet, oder es wird, wenn sich das Ausgangssignal OUT+ vom Ausgangsknoten KO1 auf dem niedrigen
Pegel befindet, der NMOS-Transistor QN4 eingeschaltet, und in jedem
Fall erfolgt keine Ladungsspeicherung, wie es in der 15 dargestellt ist. So kann
der Energieverbrauch minimal gehalten werden.
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Obwohl mit der MOS-Logikschaltung
F10 mehr Designfreiheit besteht, da kein Einfluss von benachbarten
Schaltungen existiert, liegt das Problem vor, dass zwei zusätzliche
NMOS-Transistoren QN3 und QN4 pro Logikschaltungseinheit erforderlich
sind und dass die Größe pro Logikschaltungseinheit
auf das 6/4-Fache erhöht
ist.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Der Erfindung liegt die Aufgabe zugrunde,
eine MOS-Logikschaltung zu schaffen, mit der stabile Operationen
bei niedrigem Energieverbrauch möglich
sind, ohne dass eine Vergrößerung der
Schaltung verursacht wird.
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Um diese Aufgabe zu lösen, ist
die erfindungsgemäße MOS-Logikschaltung
mit Folgendem versehen:
- (1) einer Klemmschaltung
mit einem Paar von PMOS-Transistoren mit jeweils einer Gateelektrode,
einer Drainelektrode und einer Sourceelektrode, wobei die Gateelektrode
jedes der PMOS-Transistoren über Kreuz
mit der Drainelektrode desjenigen PMOS-Transistors verbunden ist,
der das andere Mitglied des Paars ist, und die Sourceelektrode jedes
der PMOS-Transistoren mit einer gemeinsamen Impulsspannungsquelle
verbunden ist; und
- (2) zwei Funktionsschaltungen mit jeweils mindestens einem NMOS-Transistor,
wobei eine Gateelektrode jedes der NMOS-Transistoren als Eingangsknoten
dient, ein Anschluss jedes der NMOS-Transistoren mit einer gemeinsamen
Konstantspannungsquelle verbunden ist und der andere Anschluss jedes
der NMOS-Transistoren mit der Drainelektrode des entsprechenden
PMOS-Transistors verbunden ist und als Ausgangsknoten dient;
– wobei
die Substratelektrode jedes der NMOS-Transistoren, die die jeweiligen
Funktionsschaltungen bilden, über
Kreuz mit dem Ausgangsknoten der anderen Funktionsschaltung verbunden
ist.
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Bei dieser Anordnung bildet, wenn
jede der Funktionsschaltungen aus einem NMOS-Transistor besteht,
die MOS-Logikschaltung eine Grundschaltung, wie sie oben als 2N-2P-Schaltung
bezeichnet wurde, die durch einen adiabatischen Ladevorgang einen
Betrieb mit niedrigem Energieverbrauch ausführen kann. Bei dieser Art einer
MOS-Logikschaltung ist die Substratelektrode jedes NMOS-Transistors
kreuzweise mit dem Ausgangsknoten der anderen Funktionsschaltung
verbunden.
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Demgemäß wird während einer Operation HALTEN,
bei der sich beide Eingangssignale auf niedrigem Pegel befinden,
während
die Impulsspannungsquelle auf hohem Pegel verbleibt, der hohe Pegel
an das Substrat des NMOS-Transistors angelegt, der den niedrigen
Pegel ausgeben soll, und der NMOS-Transistor erhält eine Vorwärts-Vorspannung,
um eine Verarmungsmodus-Charakteristik zu zeigen, und er behält seinen
eingeschaltenen Zustand bei. Auf diese Weise können Logikfehler durch den
Einfluss benachbarter Schaltungen verhindert werden, ohne dass es
zu einer Zunahme der Anzahl von NMOS-Transistoren oder vergrößerten Schaltungsabmessungen
käme.
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Ferner verbleibt wegen der o. g.
Vorwärts-Vorspannung,
selbst dann, wenn eine Operation RÜCKSETZEN ausgeführt wird,
während
sich das Ausgangssignal auf niedrigem Pegel befindet, der entsprechende NMOS-Transistor
auf jeden Fall eingeschaltet, die in der 15 dargestellte kapazitive Kopplung tritt
nicht auf, und demgemäß kann der
Verbrauch zusätzlicher
Energie während
eines Neuladens vermieden werden.
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Die anderen Aufgaben, Merkmale und
hervorragende Punkte der Erfindung werden durch die folgende Beschreibung
deutlich gemacht. Ferner werden die Vorteile der Erfindung aus der
folgenden Erläuterung
unter Bezugnahme auf die Figuren ersichtlich.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein elektrisches Schaltbild einer MOS-Logikschaltung gemäß der ersten
Ausführungsform der
Erfindung.
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2 ist
ein Kurvenbild zum Erläutern
der Betriebscharakteristik eines NMOS-Transistors.
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3 ist
ein teilgeschnittenes Diagramm einer MOS-Logikschaltung zum Erläutern eines
konkreten Beispiels einer Struktur für die in der 1 dargestellte MOS-Logikschaltung.
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4 ist
ein teilgeschnittenes Diagramm einer MOS-Logikschaltung zum Erläutern eines
anderen konkreten Beispiels einer Struktur für die in der 1 dargestellte MOS-Logikschaltung.
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5 ist
ein elektrisches Schaltbild einer MOS-Logikschaltung gemäß der zweiten
Ausführungsform der
Erfindung.
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6 ist
ein elektrisches Schaltbild einer MOS-Logikschaltung gemäß der dritten
Ausführungsform der
Erfindung.
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7 ist
ein Schaltbild zum Erläutern
von Lade- und Entladeoperationen eines CMOS-Inverters.
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8(a) und (b) sind Signalverlaufsdiagramme zum Erläutern der
Operationen des in der 7 dargestellten
CMOS-Inverters.
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9 ist
ein Kurvenbild zum Erläutern
des Unterschieds zwischen normalem Laden und adiabatischem Laden.
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10 ist
ein elektrisches Schaltbild einer typischen herkömmlichen MOS-Logikschaltung unter
Verwendung dieses adiabatischen Ladevorgangs.
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11(a) bis (e) erläutern
sowohl die Erfindung als auch den Stand der Technik, und es handelt
sich um ein Signalverlaufsdiagramm zum Erläutern der Operationen der in
den 1, 10 und 12 dargestellten MOS-Logikschaltungen.
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12 ist
ein elektrisches Schaltbild eines Schieberegisters, das durch die
in der 10 dargestellte MOS-Logikschaltung
realisiert ist.
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13 ist
ein Signalverlaufsdiagramm einer Impulsspannungsquelle zum Erläutern von
Operationen des in der 12 dargestellten
Schieberegisters.
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14 ist
ein Diagramm, das die Betriebszustände jedes Inverters/Puffers
zeigt, um das im Diagramm 12 dargestellte Schieberegister
zu erläutern.
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15 ist
ein erläuterndes
Diagramm, das einen Teilschnitt der in der 10 dargestellten MOS-Logikschaltung zeigt,
um Probleme bei der dort dargestellten MOS-Logikschaltung zu erläutern.
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16 ist
ein elektrisches Schaltbild einer anderen herkömmlichen MOS-Logikschaltung.
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BESCHREIBUNG
DER AUSFÜHRUNGSFORMEN
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Nachfolgend ist eine Erläuterung
zur ersten Ausführungsform
der Erfindung unter Bezugnahme auf die 1 bis 4 sowie 11 angegeben.
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Die 11 ist
ein elektrisches Schaltbild einer MOS-Logikschaltung LOG gemäß der ersten
Ausführungsform
der Erfindung. Die MOS-Logikschaltung LOG ist eine Logikschaltungseinheit.
Es kann eine Anzahl der MOS-Logikschaltungen LOG z. B. in Kaskadenverbindung
auf einem integrierten Schaltungssubstrat kombiniert und zusammengebaut
werden, um die gewünschte
Logik zwischen einem Eingangs- und einem Ausgangssignal zu erhalten.
Kurz gesagt, besteht die MOS-Logikschaltung LOG aus einer Klemmschaltung
CLP und zwei Funktionsschaltungen FUN1 und FUN2.
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Die Klemmschaltung CLP besteht aus
einem Paar von PMOS-Transistoren MP1 und MP2. Die in der 1 dargestellte MOS-Logikschaltung
LOG zeigt einen Inverter/Puffer als ein Beispiel einer Logikschaltung, und
sie nimmt demgemäß die Form
einer Grundschaltungsstruktur ein, bei der die jeweiligen Funktionsschaltungen
FUN1 und FUN2 über
einen NMOS-Transistor verfügen,
d. h. über
einen NMOS-Transistor MN1 bzw. MN2.
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Die Sourceelektrode jedes der PMOS-Transistoren
MP1 und MP2 ist mit einer gemeinsamen Spannungsleitung 11 verbunden,
die mit einer Impulsspannungsquelle Φ zum Ausführen eines adiabatischen Ladevorgangs
verbunden ist. Die Gateelektrode jedes der NMOS-Transistoren MN1
und MN2 ist andererseits mit Eingangsknoten HI1 bzw. HI2 verbunden, über die
Eingangssignale IN und IN zugeführt werden.
Ferner ist die Sourceelektrode jedes der NMOS-Transistoren MN1 und
MN2 über
eine Spannungsleitung 12 mit einer Konstantspannungsquelle
verbunden, die den Massepegel ausgibt.
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Die Drainelektrode des PMOS-Transistors
MP1 und diejenige des NMOS-Transistors MN1 sind miteinander verbunden,
um einen Ausgangsknoten HO2 zu bilden, der das Ausgangssignal OUT ausgibt. Der Ausgangsknoten
HO2 ist auch über Kreuz
mit der Gateelektrode des PMOS-Transistors MP2 verbunden. Auf diese
Weise sind die Drainelektrode des PMOS-Transistors MP2 und diejenige
des NMOS-Transistors MN2 miteinander verbunden, um einen Ausgangsknoten
HO1 zu bilden, der das Ausgangssignal OUT ausgibt. Der Ausgangsknoten
HO1 ist ebenfalls über
Kreuz mit der Gateelektrode des PMOS-Transistors MP1 verbunden. Die
Gateelektrode des PMOS-Transistors MP1 ist mit der Substratelektrode
BP1 des PMOS-Transistors MP1 verbunden, und die Gateelektrode des
PMOS-Transistors MP2 ist mit der Substratelektrode BP2 des PMOS-Transistors
MP2 verbunden.
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Demgemäß wird, wenn die Impulsspannungsquelle Φ auf den
hohen Pegel steigt, während
sich das Eingangssignal IN auf dem hohem Pegel befindet, der NMOS-Transistor MN1 eingeschaltet,
und das Ausgangssignal OUT fällt auf
den niedrigen Pegel. Im Ergebnis wird der PMOS-Transistor MP2 eingeschaltet,
und das Ausgangssignal OUT steigt auf hohen Pegel. Umgekehrt wird,
wenn die Impulsspannungsquelle Φ auf
den hohen Pegel steigt, während
das Eingangssignal IN den
hohen Pegel einnimmt, der NMOS-Transistor MN2 eingeschaltet, und
das Ausgangssignal OUT fällt
auf den niedrigen Pegel. Im Ergebnis wird der PMOS-Transistor MP1
eingeschaltet, und das Ausgangssignal OUT steigt
auf den hohen Pegel.
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Es ist zu beachten, dass bei der
Erfindung die Substratelektrode BN1 des NMOS-Transistors MN1 mit der
Gateelektrode des PMOS-Transistors MP1, d. h. dem Ausgangsknoten
HO1 verbunden ist und dass dann, wenn das Ausgangssignal OUT auf
den hohen Pegel steigt, der NMOS-Transistor MN1 eine Vorwärts-Vorspannung
erhält.
Auf dieselbe Weise ist die Substratelektrode BN2 des NMOS-Transistors MN2 mit
der Gateelektrode des PMOS-Transistors MP2, d. h. dem Ausgangsknoten
HO2, verbunden, und wenn das Ausgangssignal OUT auf den hohen Pegel steigt, erhält der NMOS-Transistor
MN2 eine Vorwärts-Vorspannung.
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Die Schwellenspannungen der NMOS-Transistoren
MN1 und MN2 werden so eingestellt, dass dann, wenn sich die Substratelektroden
BN1 und BN2 auf dem niedrigen Pegel (Massepegel) befinden, die NMOS-Transistoren
MN1 und MN2 eine Transistorcharakteristik gemäß dem Anreicherungsmodus zeigen, wie
es durch das Bezugssymbol β1
in der 2 dargestellt
ist, während
die NMOS-Transistoren
MN1 und MN2 dann, wenn sich die Substratelektroden BN1 und BN2 auf
dem hohen Pegel befinden (d. h., wenn sich die Impulsspannungsquelle Φ auf der
Spitzenspannung Vdd befindet) eine Transistorcharakteristik gemäß dem Verarmungsmodus
zeigen, wie es durch das Bezugssymbol β2 in der 2 dargestellt ist.
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Die Operationen der auf die oben
beschriebene Weise strukturierten MOS-Logikschaltung LOG sind dergestalt,
wie es in der 11 dargestellt
ist. Die Signalverläufe
des Eingangssignals IN, des Eingangssignals IN, der Impulsspannungsquelle Φ, des Ausgangssignals
OUT und des Ausgangssignals OUT in
der 1 entsprechen den 11(a), (b), (c), (d) bzw. (e).
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Als Erstes fällt, bei der Operation RÜCKSETZEN,
wenn die Impulsspannungsquelle Φ vom
hohen auf den niedrigen Pegel fällt,
das Ausgangssignal hohen Pegels (beim Beispiel in der 11 ist es (d),
das das Ausgangssignal OUT ist) ebenfalls auf den niedrigen Pegel,
und im Ergebnis werden die Ausgangsdaten gelöscht. Bei der Operation WARTEN
verbleibt die Impulsspannungsquelle Φ auf dem niedrigen Pegel, und
es steigt entweder das Eingangssignal IN oder das Eingangssignal IN (beim Beispiel in der 11 ist es (a),
das das Eingangssignal IN ist) steigt vom niedrigen auf den hohen
Pegel an. Wenn sich das Eingangssignal hohen Pegels auf diese Weise
aufgebaut hat, wird, mittels der Operation BEWERTEN, das Eingangssignal,
das sich auf hohem Pegel befindet (11(a))
auf dem hohen Pegel gehalten, und die Spannung der Impulsspannungsquelle Φ steigt
vom niedrigen auf den hohen Pegel. Damit geht ein Anstieg des Ausgangssignals,
das den hohen Pegel einnehmen soll, vom niedrigen auf den hohen
Pegel einher (beim Beispiel in der 11 ist es (d), das das Ausgangssignal OUT ist). Wenn
das Ausgangssignal auf diese Weise gebildet wurde, wird, mittels
der Operation HALTEN, das Ausgangssignal hohen Pegels selbst dann
aufrechterhalten, wenn beide Eingangssignale IN und IN auf den niedrigen Pegel fallen und das
Eingangssignal gelöscht
wird.
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Bei Operationen wie den oben beschriebenen
wird bei der Erfindung während
der Operation HALTEN an die Substratelektrode, unabhängig davon,
welcher der NMOS-Transistoren MN1 und MN2 den niedrigen Pegel ausgeben
soll, ein Ausgangssignal hohen Pegels gelegt, um so den anderen
Ausgang stabil auf dem niedrigen Pegel zu halten. Wenn z. B. der
NMOS-Transistor MN1 den niedrigen Pegel ausgeben soll, wird das Ausgangssignal
OUT mit hohem Pegel an die Substratelektrode BN1 des NMOS-Transistors
MN1 gelegt, und die Charakteristik des NMOS-Transistors MN1 wird,
wie es in der 2 dargestellt
ist, eine solche gemäß dem Verarmungsmodus,
und das Ausgangssignal OUT wird
stabil auf dem niedrigen Pegel fixiert. In diesem Zustand wird der
NMOS-Transistor
MN1 selbst dann auf jeden Fall eingeschaltet, wenn die Operation
RÜCKSETZEN
ausgeführt
wird, die in der 15 dargestellte
kapazitive Kopplung tritt nicht auf, und demgemäß kann der Verbrauch zusätzlicher
Energie während
des Neuladens vermieden werden.
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Demgemäß können selbst dann, wenn viele
MOS-Logikschaltungen LOG (die Logikschaltungseinheiten sind) kombiniert
werden, stabile Operationen ohne Einfluss von benachbarten Schaltkreisen
ausgeführt werden,
um so den Freiheitsgrad beim Schaltungsdesign zu erhöhen. Ferner
verbleibt durch das Fixieren des Ausgangssignals niedrigen Pegels
auf den Massepegel auf diese Weise bei der Erfindung, wohingegen
bei der in der 16 dargestellten
MOS-Logikschaltung F10 die NMOS-Transistoren QN3 und QN4 erforderlich waren,
die Schaltung auf der oben erörterten
2N-2P-Schaltungsstruktur, und es ist eine Zunahme der Anzahl der
Transistoren und der Schaltungsgröße vermieden.
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Zusätzlich zum vorstehend angegebenen
Effekt können,
da die Substratelektroden BP1 und BP2 der PMOS-Transistoren MP1
und MP2 mit den jeweiligen Gateelektroden derselben verbunden sind,
die Schwellenspannungen derselben gesenkt werden, und es kann eine
niedrige Betriebsspannung verwendet werden. Ruf diese Weise kann
eine weitere Verringerung des Energieverbrauchs realisiert werden.
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Bei der Erfindung muss das Substratpotenzial
jedes der MOS-Transistoren MP1, MP2, MN1 und MN2 gesondert gesteuert
werden, jedoch kann dies durch eine Struktur realisiert werden,
wie diejenigen, die in den 3 und 4 dargestellt sind.
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Die 3 ist
ein Schnittdiagramm zum Erläutern
eines konkreten Beispiels einer Struktur zum Realisieren der erfindungsgemäßen MOS-Logikschaltung.
Diese Struktur ist eine sogenannte SOI(Silicon On Insulator)-Struktur,
und die 3 zeigt die
Umgebung von MOS-Transistoren MN1 und MP1. Bei einem SIMOX-Substrat,
das ein repräsentatives
Substrat mit SOI-Struktur ist, wird die Oberfläche des Siliciumsubstrats 21 mit
Sauerstoff imprägniert,
und dann erfolgt eine Wärmebehandlung,
um eine Isolierschicht 22 zu erzeugen, um so das Siliciumsubstrat 21 gegen
die anderen darauf vorhandenen Elemente zu isolieren und abzutrennen.
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Wenn an einem Substrat dieses Typs
ein normaler MOS-Transistor-Herstellprozess ausgeführt wird, wird
jeder Transistor durch einen Isolator vom anderen getrennt. Alternativ
ist auch anstelle der in der 3 dargestellten
Struktur die in der 4 dargestellte
Struktur möglich.
In diesem Fall wird als Erstes auf der Oberfläche des Siliciumsubstrats 31 im
Gebiet des NMOS-Transistors MN1 eine tiefe n-Wanne 32 geschaffen, und
im Gebiet des PMOS-Transistors MP1 wird eine tiefe p-Wanne 33 geschaffen.
Oben auf diesen Wannen 32 und 33 werden dann eine
flache p-Wanne 34 bzw. eine flache n-Wanne 35 erzeugt, und die flache
p-Wanne 34 und die flache n-Wanne 35 werden zu
Substraten für
den NMOS-Transistor MN1 bzw. den PMOS-Transistor MP1.
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Auf der flachen p-Wanne 34 werden
ein Sourcegebiet SN1, ein Draingebiet DN1 und eine Substratelektrode
BN1 sowie auch eine Gateelektrode GN1 usw. angebracht, und auf der
flachen n-Wanne 35 werden ein Sourcegebiet SP1 und ein
Draingebiet DP1 und eine Substratelektrode BP1 sowie eine Gateelektrode
GP1 usw. ausgebildet. Jeder der MOS-Transistoren MN1 und MP1 hält durch
sogenannte Grabentrennung gute Isolation gegen den anderen, wobei
die Isolatortrennung durch Gräben 36 realisiert
ist, die um den Umfang jedes Transistors herum vorhanden sind. Über Elektroden
(nicht dargestellt) werden dem niedrigen und dem hohen Pegel entsprechende
Potenziale an die tiefe n-Wanne 32 bzw. die tiefe p-Wanne 33 gelegt,
so dass selbst dann, wenn sich die Potenziale der flachen p-Wanne 34 und
der flachen n-Wanne 35 ändern,
jeweilige Umkehrvorspannungs-Zustände aufrechterhalten werden.
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Bei der Erfindung muss, da die jeweiligen
Vorwärts-Vorspannungen
an die Substratelektroden BN1 und BN2 der NMOS-Transistoren MN1
und MN2 gelegt werden, die Potenzialdifferenz zwischen dem hohen und
dem niedrigen Pegel, d. h. der o. g. Wert Vdd, 0,6 V oder weniger
betragen.
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Das Folgende ist eine Erläuterung
der zweiten Ausführungsform
der Erfindung unter Bezugnahme auf die 5.
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Die 5 ist
ein elektrisches Schaltdiagramm einer MOS-Logikschaltung LOGa gemäß der zweiten Ausführungsform
der Erfindung. Bei dieser MOS-Logikschaltung LOGa sind Elemente,
die denen bei der MOS-Logikschaltung LOG ähnlich sind und entsprechen,
mit denselben Bezugssymbolen versehen, und eine zugehörige Erläuterung
wird weggelassen. In der MOS-Logikschaltung LOGa sind Substratelektroden
BP1 und BP2 von PMOS-Transistoren MP1a und MP2a, die eine Klemmschaltung
CLPa bilden, mit den jeweiligen Sourceelektroden der PMOS-Transistoren
verbunden.
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Demgemäß müssen die PMOS-Transistoren
MP1a und MP2a hohe Schwellenspannungen erhalten, jedoch kann, da
zwischen dem Gate und dem Substrat keine Verbindung vorhanden ist,
so dass kein direkter Strom mehr von der Source elektrode über den
pn-Übergang
fließt,
dafür gesorgt
werden, dass es für
den direkten Strom schwieriger ist, von der Impulsspannungsquelle Φ auf den
Massepegel zu fließen,
wodurch der Energieverbrauch gesenkt werden kann.
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Das Folgende ist eine Erläuterung
der dritten Ausführungsform
der Erfindung unter Bezugnahme auf die 6.
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Die 6 ist
ein elektrisches Schaltbild einer Medizinisches Nahtmaterial (1)
nach LOGb gemäß der dritten
Ausführungsform
der Erfindung. Bei der MOS-Logikschaltung
LOGb sind Elemente, die denen bei der MOS-Logikschaltung LOG ähnlich sind
und diesen entsprechen, mit denselben Bezugssymbolen versehen, und
die zugehörige
Erläuterung
wird weggelassen.
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In der MOS-Logikschaltung LOGb sind
Funktionsschaltungen FUN1b und FUN2b mit jeweils zwei NMOS-Transistoren
MN11 und MN12 bzw. MN21 und MN22 versehen. Genauer gesagt, sind
in der Funktionsschaltung FUN1b die NMOS-Transistoren MN11 und MN12
in Reihe miteinander geschaltet, während in der Funktionsschaltung
FUN2b die NMOS-Transistoren MN21 und MN22 parallel zueinander geschaltet
sind.
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Die Gateelektroden der NMOS-Transistoren
MN11 und MN12 dienen als Eingangsknoten HI11 bzw. HI12, an die Eingangssignale
A bzw. B gelegt werden. Über
den Ausgangsknoten HO1 wird ein Ausgangswert OUT an die Substratelektroden
BN11 und BN12 der NMOS-Transistoren MN11 bzw. MN12 gelegt. Die Gateelektroden
der NMOS-Transistoren MN21 und MN22 dienen andererseits als Eingangsknoten
HI21 bzw. HI22, an die Eingangssignale A bzw. B angelegt werden. Über den
Ausgangsknoten HO2 wird ein Ausgangswert OUT an die Substratelektroden BN21 und
BN22 der NMOS-Transistoren MN21 bzw. MN22 gelegt.
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Wenn bei der obigen Struktur mindestens
eines der Eingangssignale A und B den niedrigen Pegel einnimmt (und
demgemäß mindestens
eines der Eingangssignale A und B den hohen Pegel einnimmt),
wird der NMOS-Transistor MN21 oder MN22 eingeschaltet, und daher
fällt das
Ausgangssignal OUT (der Ausgangsknoten HO1) auf den niedrigen Pegel.
Der niedrige Pegel des Ausgangssignals OUT wird an die Gateelektrode des
PMOS-Transistors MP1 gelegt, um so denselben einzuschalten. Im Ergebnis
steigt das Ausgangssignal OUT (der
Ausgangsknoten HO2) auf den hohen Pegel.
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Andererseits werden, wenn sich beide
Eingangssignale A und B auf dem hohen Pegel befinden, beide NMOS-Transistoren
MN11 und MN12 eingeschaltet, und daher fällt das Ausgangssignal OUT (der Ausgangsknoten HO2)
auf den niedrigen Pegel. Der niedrige Pegel des Ausgangssignals OUT wird an die Gateelektrode des
PMOS-Transistors MP2 gelegt, um diesen dadurch einzuschalten. Im
Ergebnis steigt das Ausgangssignal OUT (der Ausgangsknoten HO1)
auf den hohen Pegel. Auf diese Weise wird in der MOS-Logikschaltung
LOGb die UND-Logik
A·B durch
das Ausgangssignal OUT geliefert, und die NAND-Logik (A·B) durch
das Ausgangssignal OUT.
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Wenn das Ausgangssignal OUT vom Ausgangsknoten HO1 und das Ausgangssignal
OUT vom Ausgangsknoten HO2 ausgegeben werden, bildet das Ausgangssignal
OUT eine NAND-Logik. Ferner liefert das Ausgangssignal OUT eine
NOR-Logik und das Ausgangssignal OUT bildet
eine ODER-Logik, wenn die eingegebenen Logikwerte ausgetauscht werden,
das Eingangssignal A am Eingangsknoten HI21 eingegeben wird, das
Eingangssignal B am Eingangsknoten HI22, das Eingangssignal A am Eingangsknoten HI11
und das Eingangssignal B am
Eingangsknoten HI12.
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Wie oben beschrieben, arbeitet die
MOS-Logikschaltung LOGb als UND/NAND-Schaltung. Auf dieselbe Weise kann die
gewünschte
Logik abhängig
von der Struktur der Funktionsschaltungen FUN1b und FUN2b realisiert
werden.
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Die erfindungsgemäße MOS-Logikschaltung, die,
wie oben erläutert,
aus einer Klemmschaltung und zwei Funktionsschaltungen besteht,
wobei jede Funktionsschaltung über
mindestens einen NMOS-Transistor verfügt, ist eine als ECRL-Schaltung oder 2N-2P-Schaltung
bezeichnete MOS-Logikschaltung, die durch einen adiabatischen Ladevorgang
unter Verwendung einer Impulsspannungsquelle einen Betrieb mit niedrigem
Energieverbrauch ausführen
kann, und die so ausgebildet ist, dass die Substratelektrode jedes
NMOS-Transistors über
Kreuz mit dem Ausgangsknoten der anderen Funktionsschaltung verbunden
ist.
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Daher wird während der Operation HALTEN,
bei der die Impulsspannungsquelle auf dem hohen Pegel verbleibt,
während
sich beide Eingangssignale auf dem niedrigen Pegel befinden, das
Substrat des NMOS-Transistors, der den niedrigen Pegel ausgeben
soll (der einzuschalten ist) in der Vorwärtsrichtung vorgespannt, und
er gelangt in den Verarmungsmodus und behält seinen Zustand. Durch diese
Maßnahme
können
Logikfehler aufgrund des Einflusses benachbarter Schaltkreise verhindert
werden, ohne dass die Anzahl der NMOS-Transistoren erhöht wird, d. h. ohne Erhöhung der
Schaltungsgröße.
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Ferner wird wegen der o. g. Vorwärts-Vorspannung
der NMOS-Transistor in der entsprechenden Funktionsschaltung selbst
dann auf jeden Fall eingeschaltet, wenn die Operation RÜCKSETZEN
ausgeführt
wird, während
sich das Ausgangssignal auf dem niedrigen Pegel befindet, die in
der 15 dargestellte
kapazitive Kopplung tritt nicht auf, und so kann der Verbrauch zusätzlicher
Energie während
des Neuladens vermieden werden.
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Es ist von Vorteil, die Substratelektrode
jedes PMOS-Transistors in der Klemmschaltung mit der Gateelektrode
desselben PMOS-Transistors zu verbinden. In diesem Fall können die
PMOS-Transistors mit einer niedrigen Schwellenspannung versehen
werden, so dass Betrieb mit niedriger Spannung ermöglicht ist.
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Es ist auch von Vorteil, die Substratelektrode
jedes PMOS-Transistors in der Klemmschaltung mit der Impulsspannungsquelle
zu verbinden. In diesem Fall wird die Schwellenspannung der PMOS-Transistoren
angehoben, jedoch wird es schwierig, dass ein direkter Strom von
der Impulsspannungsquelle zur Konstantspannungsquelle fließt, was
eine weitere Verringerung des Energieverbrauchs ermöglicht.
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Es ist von Vorteil, wenn das Substrat
von SOI-Struktur ist. In diesem Fall kann jeder MOS-Transistor von
den anderen isoliert und abgetrennt werden, und es wird möglich, eine
Vorwärts-Vorspannung
an die Substratelektroden der NMOS-Transistoren anzulegen, wie oben
erörtert.
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Es ist auch von Vorteil, dass jeder
MOS-Transistor durch ein doppeltes Dispersionsgebiet und einen Isolator
elektrisch von den anderen getrennt ist. In diesem Fall kann jeder
MOS-Transistor von den anderen isoliert und abgetrennt werden, und
es wird möglich,
eine Vorwärts-Vorspannung
an die Substratelektroden der NMOS-Transistoren anzulegen, wie oben
erörtert.
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Die konkreten Ausführungsformen
und Beispiele der in der vorstehenden detaillierten Erläuterung
der Erfindung erörterten
Realisierung dienen lediglich zum Veranschaulichen der technischen
Einzelheiten der Erfindung, die nicht eng innerhalb der Grenzen
derartiger konkreter Beispiele auszulegen ist, sondern die vielmehr
in vielen Variationen angewandt werden soll, ohne dass dadurch der
Schutzumfang der unten dargelegten Patentansprüche verlassen wird.
