DE2825444A1 - Schaltungsanordnung zur phasenaufspaltung eines binaersignals - Google Patents

Schaltungsanordnung zur phasenaufspaltung eines binaersignals

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DE2825444A1 DE19782825444 DE2825444A DE2825444A1 DE 2825444 A1 DE2825444 A1 DE 2825444A1 DE 19782825444 DE19782825444 DE 19782825444 DE 2825444 A DE2825444 A DE 2825444A DE 2825444 A1 DE2825444 A1 DE 2825444A1
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Description

2825M4
Anmelderin: International Business Machines
Corporation, Armonk, N. Y. 10504
moe/ms
Schaltungsanordnung zur Phasenaufspaltung eines Binärsignals
Die Erfindung betrifft eine Treiberschaltung zur Bereitstellung des wahren und dazu komplementären Wertes eines binären Eingangssignals entsprechend dem Oberbegriff des Patentanspruchs 1 .
Derartige Schaltungen werden im allgemeinen zum Betreiben von Decodierschaltungen, z. B. zur Adreßdecodierung im Zusammenhang mit einer Speicheranordnung, eingesetzt. Bei den Halbleiterspeichern nach dem gegenwärtigen Stand der Technik wird die insgesamt maßgebliche Speicherzykluszeit begrenzt durch die Schaltgeschwindigkeit der für die Adreßdecodierer benötigten Pufferschaltkreise, die die durch die große Anzahl von NOR-Gliedern im Decodierer repräsentierten Lastkapazitäten treiben müssen.
Bei den bisher üblichen Phasenaufspaltungsschaltungen dieser Art war deren Schaltgeschwindigkeit dadurch beeinträchtigt, daß diese kapazitive Ausgangsbelastung weiter auf die Takttreiberschaltungen übertragen war, die zur Ablaufsteuerung derartiger Schaltungen vorgesehen waren.
Es ist Aufgabe der Erfindung, eine demgegenüber schnellere Phasenaufspaltungsschaltung anzugeben, bei der die zugehörigen Taktschaltungen weniger stark belastet werden und eine verbesserte Eingangsstörunterdrückung erzielbar ist.
Die zur Lösung dieser Aufgabe wesentlichen Maßnahmen finden sich in den Patentansprüchen. Zusammengefaßt wird danach das Zeitintervall zwischen dem Adreß- und Speicherauswahlimpuls
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dadurch besonders klein gehalten, daß ein schnelles Inverterpaar vom Anreicherungs-VVerarmungstyp gefolgt von einer taktgesteuerten Signaitrennstufe eingesetzt wird. Ein in Kaskade geschaltetes Paar von Inverter stufen vom Arireicherungs-/ Verarxuungstyp dient zur Erzeugung des wahren und dazu komplementären Ausgangssignals, welche Signale jeweils durch ein symmetrisches Paar taktgesteuerter Feldeffekttransistoren von den Störeinflüssen am Eingang isoliert sind. Bei dieser Schaltungsanordnung werden die zugehörigen Takttreiberschaltungen in geringerem Maße kapazitiv belastet, so daß diese Takttreiber nunmehr auf dein Halbleiterplättchen vorgesehen und mit geringerer Leistungsfähigkeit ausgestattet werden können.
Die Erfindung wird im folgenden an Hand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 das Schaltbild eines Ausführungsbeispiels
der Erfindung und
Fig. 2 ein zugehöriges Spannungsdiagramm.
IIn Fig. 1 bilden T1, T2 und T3, T4 ein Inverterpaar vom An- |reicherungs-/Verarmungstyp, an das sich eine taktgesteuerte jSignaltrennstufe mit den Transistoren T5 und T6 anschließt. [T2 und T4 sind Feldeffekttransistoren vom Verarmungstyp, während alle übrigen Transistoren vom Anreicherungstyp sind. Die beiden Inverterstufen mit T1, T2 und T3, T4 sind zueinander in Kaskadenanordnung geschaltet und dienen zur Erzeugung je eines Ausgangssignals, das den wahren bzw. den dazu komplementären Wert eines binären Eingangssignalε repräsentiert. Die zur Ausschaltung des Störeinflusses vorgesehene Isolation von der Eingangsleitung erfolgt über ein symmetrisches Paar von taktgesteüerten Feldeffekttransistoren T5 und T6.
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Die in Fig. 1 gezeigte Schaltung erzeugt einen mit A bezeichneten sog. wahren sowie einen mit Ä" bezeichneten und dazu komplementären Ausgangsimpuls. Im unselektierten Zustand während der Zeit T_, in der der Speicherauswahlimpuls MS den κ
oberen Potentialpegel aufweist, befinden sich die Schaltungsknoten 3 bis 6 auf Massepotential. Ein an das Gate von T1 angelegter Eingangs- bzw. Adreßimpuls wird den Schaltungsknoten 1 auf Massepotential und den Schaltungsknoten 2 auf das Potential V D bringen. Dabei entlad sich der Knoten 1 über T1; T3 wird ausgeschaltet sein, während T4 den Knoten 2 auf das Potential VDD auflädt.
Während der Selektionszeit des Speichers ist der zugehörige : Auswahlimpuls MS auf Massepotential und der Takt Φ nimmt den positiven oberen Pegelwert an. Dabei wird T6 ausgeschaltet sein und T5 wird leiten und den Schaltungsknoten 3 auf das Potential V-V. bringen. Gleichzeitig wird T9 leiten und den Schaltungsknoten 6 auf einen positiven Spannungswert entspre- ι chend dem oberen Pegel aufladen. Die Schaltungsknoten 4 und 5 j bleiben für den Rest der Zykluszeit auf Massepotential. Somit erzeugt ein (Adreß-) Eingang vom oberen Pegelwert entsprechend «inem logischen Zustand "1" am Gate von T1 ein dazu gleiches !"wahres" Ausgangssignal am Schaltungsknoten 6 sowie ein dazu komplementäres Ausgangssignal am Schaltungsknoten 5. Umgekehrt !erzeugt auch ein (Adreß-) Eingang vom unteren Spannungswert ent isprechend dem logischen Zustand "0" am Gate von T1 ein zugejhöriges wahres Ausgangssignal am Schaltungsknoten 6 sowie ein iazu komplementäres Ausgangssignal am Schaltungsknoten 5.
Diese beiden zueinander gegenphasigen Ausgangssignale sind wegen der Gegentaktbetriebsweise der Schaltung in der Lage, lohe kapazitive Lasten zu treiben. Die beiden Ausgänge sind iarüber hinaus sowohl vom Schaltungseingang, als auch vom Taktäingang für Φχ und für MS isoliert. Die Adressenübertrajung wird lediglich für eine kurze Zeit über Φ taktgesteuert,
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so daß die Störunanfälligkeit vom Eingang her für die restliche Zykluszeit gewährleistet ist.
Die eigentliche Phasenaufspaltung erfolgt in der ersten und zweiten Inverterstufe mit den Transistoren T1 bis T4. Die jeweiligen Ausgänge von T1-T2 bzw. T3-T4 führen jeweils zu den Taktelementen T6 einerseits bzw. T5 andererseits. Auf diese Weise wird ein etwaiger Störeinfluß am Eingang bei Nicht-Vorliegen eines φ -Impulses von den Source-Anschlüssen von T5 und T6 wirksam isoliert. Darüber hinaus erlaubt die hohe Stromtreiberfähigkeit der mit Verarmungstyp-Transistoren als Lastelemente ausgestatteten Inverter T1, T2 sowie T3, T4 einen schnellen Einschaltsignalübergang an den Gates von T5 bzw. T6. In gleicher Weise liegt eine wirksame Abtrennung bzw. Isolation des etwaig am Eingang wirksamen Störeinflusses von den Ausgängen dieser Schaltung vor, wenn der Taktimpuls Φ den unteren
Ji
Pegelwert aufweist.
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Claims (3)

  1. PATENTANSPRÜCHE
    (λ.) Treiberschaltung zur Bereitstellung von hinsichtlich ihrer Phasenlage relativ zu einem binären Eingangssignal zu einem wahren und einem dazu komplementären Wert aufgespaltenen Ausgangssignalen gekennzeichnet durch eine Kaskadenschaltung einer ersten mit dem Schaltungseingang verbundenen und einer zweiten je an sich bekannten statischen Feldeffekttransistor-Inverterstufe (T1, T2; T3, T4), einen ersten mit seiner Source-Drain-Schaltstrecke zwischen einer Signalimpulsquelle (Φ „) und einem den wahren Ausgangssignal" wert führenden Schaltungsknoten eingeschalteten ersten Feldeffekttransistor (T5), dessen Gate mit dem Ausgang der zweiten Inverterstufe (Knoten 2) verbunden ist, sowie durch einen mit seiner Source-Drain-Schaltstrekke zwischen der genannten Signalimpulsquelle (Φ ) ; und einem den komplementären Ausgangssignalwert führenden Schaltungsknoten eingeschalteten zweiten Feldeffekttransistor (T6), dessen Gate mit dem Ausgang der ersten Inverterstufe (Knoten 1) verbunden ist.
    ; j
  2. 2. Schaltungsanordnung nach Anspruch 1 gekennzeichnet ■ durch einen dritten Feldeffekttransistor (T9), dessen |
    Gate mit der Source des ersten Feldeffekttransistors ; ■ (T5) und dessen Source mit dem Schaltungsausgang für
    den wahren Signalwert verbunden ist, sowie durch einen j vierten Feldeffekttransistor (T10), dessen Gate mit der Source des zweiten Feldeffekttransistors (T6) und
    dessen Source mit dem Schaltungsausgang für den korn- ! plementären Signalwert verbunden ist, wobei jeweils ! an die Drain des dritten und vierten Feldeffekttransistors eine Gleichspannungsquelle (V ) angeschlos-{ sen ist.
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    OFHQINAL IN8PECT1D
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  3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Inverterstufen Lasttransistoren (T2, T4) vom Verarmungstyp enthalten.
    809881/0802
    MA 976 018
DE2825444A 1977-06-16 1978-06-09 Schaltungsanordnung zur Phasenaufspaltung eines Binärsignals Expired DE2825444C2 (de)

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DE2825444A1 true DE2825444A1 (de) 1979-01-04
DE2825444C2 DE2825444C2 (de) 1985-12-05

Family

ID=25196018

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US (1) US4129793A (de)
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