DE2552849C3 - Logische Schaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine logische Schaltung nach dem Oberbegriff des Patentanspruchs 1.

Es sind allgemein logische Schaltungen bekannt, die eine Spannung erzeugen, welche einen vorgegebenen Binärwert darstellen, ebenso wie eine Spannung, welche das logische Komplement dieses Wertes darstellen. Wenn eine solche Schaltung in integrierter Form ausgebildet wird, dann muß man auf die von ihr während jedes logischen Zustandes verbrauchte Leistung achten, weil die Fähigkeit zur (Wärme) Leistungsabführung bei integrierten Schaltungen etwas begrenzt ist. Beispielsweise erzeugt eine logische Schaltung wie eine NAND-Schaltung mit N-Eingängen an ihrem Ausgang ein eine binäre Null darstellendes Signal, wenn alle N-Signale eine binäre Eins bedeuten, andernfalls entsteht als Ausgangssignal eine Eins. Der einzige Zustand, in welchem Strom der Stromversorgungsschaltung entnommen wird, kann derjenige sein, in welchem die Schaltung als Ausgangssignal eine binäre Null erzeugt. Wird dieses Signal einem Inverter zugeführt, dann wäre es unter dem Gesichtspunkt des Gesamtleistungsverbrauches wünschenswert, diejenigen Zeiträume minimal zu halten, während deren der Inverter Strom verbraucht.

Baut man den Inverter mit komplementären Metalloxid-Transistoren (CMOS) auf, dann kann man die Probleme des Leistungsverbrauches minimal halten. CMOS-Inverterschaltungen verbrauchen nur in denjenigen Zeiträumen Strom, in denen der Inverter seinen Zustand ändert. Außer einem Leckstroim wird kein Strom verbraucht, wenn die Ausgangsspannung des Inverters einem der beiden Binärwerte entspricht. Es ist jedoch nicht immer möglich, auf CMOS-Schaltungen bei

ίο allen MOS-Anwendungen zurückzugreifen. Wenn beispielsweise eine integrierte Schaltung wie eine Speicheranordnung P-Metalloxidnitrid-Halbleiterelemente (MNOS) in Verbindung mit der »Silizium-auf-Saphir«-Technik (SOS) benutzt wird, dann benutzen die Schaltungen, von welchen die Speichersteuerspannungen abgeleitet werden, p-leitende MOS-SOS-Transistoren. Der Grund hierfür liegt darin, daß die derzeitigen Herstellungstechniken für integrierte Schaltungen keine einfache Herstellung komplementärer MOS-Transistoren enthält. Es besteht daher ein Problem, Inverterschaltungen mit Elementen gleicher Polarität (Leitungstyps) zu realisieren, deren Verlustleistungseigenschaften an diejenigen eines CMOS-Inverters heranreichen.

Die Lösung erfolgt mit den im kennzeichnenden Teil des Patentanspruchs 1 enthaltenen Merkmalen.

In den Zeichnungen ist die Erfindung im Vergleich zum Stande der Technik dargestellt. Es zeigt

Fig. 1 eine Schaltung nach dem Stande der Technik und

F i g. 2 die Schaltung einer bevorzugten Ausführungsform der Erfindung.

Bei der in F i g. 1 dargestellten Schaltung nach dem Stande der Technik wird das Ausgangssignal einer NAND-Schaltung 10 mit mehreren Eingängen dem Anschluß 12 zugeführt, an dem man ein logisches Ausgangssignal A erhält. Dieses Signal wird auch einem Inverter 22 zugeführt, welcher das logische Komplement A am Anschluß 14 erzeugt. Im Inverter sind die Quellen-Abfluß-Strecken von p-leitenden MOS-Transistören 16 u.id 18 (PMOS) in Reihe zwischen einen Anschluß 20, dem eine Betriebsspannung — V zugeführt wird, und einem mit als Masse dargestellten Bezugspotential verbundenen Anschluß geschaltet. Die Steuerelektrode des Transistors 18 dient als Eingangsanschluß für den Inverter. Die Steuerelektrode des Transistors 16 ist am Anschluß 20 mit seiner Abflußelektrode verbunden.

Zum Zwecke der Erläuterung der Erfindung sei angenommen, daß eine Spannung bei oder dicht bei der Betriebsspannung — V eine logische Eins repräsentiert, während eine Spannung bei oder dicht beim Bezugspotential eine logische Null bedeutet. Es sei bemerkt, daß die Bezeichnung eines logischen Signals als ein bestimmter Binärwert eine Kurzangabe für die Aussage ist, daß das Signal einen Spannungspegel hat, der dem bestimmten Binärwert entspricht.

Im Betrieb der in Fig. 1 dargestellten Schaltung hat das Ausgangssignal 10 den Binärwert Eins, außer wenn alle Eingangssignale eine Spannung entsprechend einer binären Eins haben. Dann bedeutet das Ausgangssignal eine binäre Null. Das Signal A wird dem Inverter 22 zugeführt. Stellt das Signal A eine binäre Eins dar, dann leitet der Transistor 18 und verbindet den Anschluß 14 mit Masse. Ist das Signal A dagegen eine binäre Null.

dann ist der Transistor 18 gesperrt, und der Anschluß 14 is' über den Transistor 16 mit Spannung — V verbunden, f ^rer letztgenannte Transistor kann als nichtlinearer ». uil-up«-Widerstand angesehen werden.

Beispielsweise hat die Torschaltung 10 gemäß Fig. 1 sechs Eingänge, und die Spannung A entspricht dem binärwert Eins für 63 der 64 Kombinationsmöglichkeiten der Eingangsspannungen. Die Ausgangsspannung des Inverters am Anschluß 14 hat daher für diese

63 Kombinationen den Binärwert Null bzw. Massepotential. In solchen Fällen bereiten die bisherigen Schaltungen die erwähnten Probleme hinsichtlich der Leistungsabgabe (Wärmeabführung). Liegt das Au.^cgangssignal des Inverters beim Massepotential, dann fließt ein Inverterstrom Iinv- Nur wenn die Spannung am Anschluß 14 dem Binärwert Eins entspricht, fließt dieser Strom nicht, wenn man annimmt, daß der Inverter eine rein kapazitive Last, wie etwa die Steuerelektrode eines MOS-Transistors, ansteuert.

Der Inverter muß daher wegen des bei 53 von

64 Eingangssignalkombinationen der Torschaltung 10 fließenden Stromes Iinv Leistung abführen. Hinsichtlich des Entwurfs des Inverters 22 muß man daher einen Kompromiß schließen. Die Impedanz des Transistors 16 kann zur Verringerung des Leistungsverbrauchs relativ groß gemacht werden. Andererseits soll aber im Sinne einer möglichst kurzen Schaltzeit des Inverters die Impedanz des Transistors 16 relativ kleingehalten werden. Hieraus ergeben sich also wieder streitende Forderungen für die Konstruktion. Der Inverter kann für kurze Schaltzeit ausgelegt werden, verbraucht dann aber mehr Leistung, so daß die Packungsdichte für das integrierte Schaltungsplättchen dadurch begrenzt wird. Andererseits kann man die Schaltung auf geringen Leistungsverbrauch auslegen, muß dann aber lange Schaltzeiten in Kauf nehmen. Oder man schließt einen Kompromiß zwischen diesen beiden Forderungen. In vielen Fällen ist jedoch keine all dieser Lösungen sonderlich befriedigend.

Bei der in Fig. 2 dargestellten Schaltung ist die Quellen-Abfluß-Strecke eines Transistors 32 zwischen die Betriebsspannungsquelle 30 und den Ausgangsanschluß 46 geschaltet, während die Steuerelektrode mit seiner Abflußelektrode am Anschluß 30 verbunden ist. Die Quellen-Abfluß-Strecken von Transistoren 34, 36, 38,40,42 und 44 liegen in Reihe zwischen dem Anschluß 46 und einem Bezugspotentialpunkt, hier Masse. Die Quellenabflußtstrecke eines Transistors 50 liegt zwischen einem Bezugspotential und dem Anschluß 48, seine Steuerelektrode ist mit dem Anschluß 46 verbunden. Die Quellen-Abfluß-Strecken von Transistoren 52, 54, 56, 58, W) und 62 liegen in Reihe zwischen dem Anschluß 48 und einer Betriebsspannungsklemme 64, während die Steuerelektroden dieser Transistoren jeweils entsprechend mit den Gateelektroden der Transistoren 34,36,38,40,42 und 44 verbunden sind.

Die Transistoren 32 bis 44 bilden ein PMOS-NAND-Tor mit sechs Eingängen. NAND-Torschaltungen mit sechs Eingängen sind im Stande der Technik grundsätzlich bekannt. Als Eingangsanschlüsse dienen die Steuerelektroden 134 bis 144 der Transistoren 34 bis 44. Die Funktionsweise dieses NAND-Tores entspricht derjenigen des NAND-Tores 10 in Fig. 1. Am Ausgangsanschluß 46 entsteht ein Binärwert Eins, wenn dieser Anschluß über den Transistor 32 mit der Betriebsspannungsquelle 30 verbunden ist. Dies ist immer dann der Fall, wenn mindestens einer der Transistoren 34 bis 44 gesperrt ist Wird allen Eingangsanschlüssen 134 bis 144 eine binäre Eins zugeführt, dann leiten sämtliche Transistoren 34 bis 44 und verbinden den Anschluß 46 mit Masse entsprechend dem Binärwert Null.

Liegt am Anschluß 46 der Binärwert Eins, dann leitet der Transistor 50. Wie bereits früher erwähnt, bedeutet ein Binärwert Eins am Anschluß 46, daß mindestens einer der PMOS-Transistoren 34 bis 44 gesperrt ist.

Dieselben logischen Eingangssignale, welche diesen Zustand bewirken, werden auch den Steuerelektroden der PMOS-Transistoren 52 bis 62 zugeführt. Daher ist mindestens einer dieser letztgenannten Transistoren gesperrt. Der Anschluß 48 liegt also auf Massepotential und am Anschluß 46 entsteht das dazu komplementäre Signal. Von Bedeutung ist, daß der Strom Iinv, der bei gleichen Logiksignalverhältnissen in der Schaltung gemäß F i g. 1 fließt, bei der Schaltung nach F i g. 2 nicht fließt, wobei wiederum angenommen ist, daß vom Anschluß 48 eine rein kapazitive Last angesteuert wird.

Hat das Signal am Anschluß 46 den Wert einer

binären Null, dann leiten sowohl sämtliche Transistoren 34 bis 44 als auch 52 bis 62. Der Transistor 50 ist dann gesperrt, weil seine Steuerelektrode auf Massepotential liegt. Der Anschluß 48 ist mit dem am Anschluß 64 liegenden Potential — V verbunden und liefert wiederum das komplementäre Signal gegenüber dem Signal am Anschluß 46. Wenn sämtliche Transistoren 52 bis 62 leiten, fließt ebenfalls kein Inverterstrom Iinv, weil der Transistor 50 gesperrt ist. Auf diese Weise erreicht man eine logische Inversion in einer Schaltung, welche nur PMOS-Elemente enthält, ohne daß ein Inverterstrom fließt, außer bei einer Änderung des logischen Zustands. Einer der Hauptvorteile eines CMOS-Inverters, nämlich der niedrige Leistungsverbrauch, wird erreicht durch die Verwendung ausschließlich von Transistoren des gleichen Leitungstyps. Die in Fig.2 dargestellte Schaltung, bei welcher also kein Inverterstrom fließt, führt die gleiche Funktion aus wie die Schaltung in Fig. 1, in der jedoch ein Inverterstrom für 63 aus 64 Eingangssignalkombinationen fließt.

Die erreichte Reduzierung des Leistungsverbrauchs hat eine Reihe von Vorteilen. Der niedrigere Leistungsverbrauch erlaubt eine höhere Packungsdichte, wenn die Schaltungen in integrierter Form ausgebildet werden. Auch braucht die Stromversorgungsschaltung nur einen geringeren Gesamtstrom zu liefern. Schließlich können die Transistoren 50 bis 62 die Schaltung gemäß Fig. 2 vornehmlich hinsichtlich kurzer Schaltzeiten anstatt im Hinblick auf niedrige Verlustleistung bemessen werden, so daß man auf unerwünschte Kompromisse verzichten kann, wie sie eingangs erwähnt worden sind.

Hierzu 1 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Schaltung zur Durchführung logischer Operationen mit Binärsignalen und deren Komplementärsignalen mit einer Torschaltung mit N Eingängen und einem Ausgang (N eine ganze Zahl größer 1), die an ihrem Ausgang eine einen bestimmten Binärwert darstellende Spannung erzeugt, wenn ihren Eingängen Signale eines ersten Binärwertes zugeführt werden, und die an ihrem Ausgang eine den anderen Binärwert darstellende Spannung erzeugt, wenn eines der Eingangssignale dem zweiten Binärwert entspricht, und mit einem mit seinem Eingang an den Ausgang der Torschaltung angeschlossenen Inverter, dadurch gekennzeichnet, daß der Inverter N Transistoren (52, 54, 56,58, 60, 62) eines Leitungstyps (P) enthält, deren Hauptstromstrecken in einem Stromkreis zwischen dem Ausgangsanschluß (48) des Inverters und einem ersten Schaltungspunkt (64), dem eine dem anderen Binärwert entsprechende Spannung (— V) zugeführt wird, geschaltet sind, daß die Steuerelektroden sämtlicher Transistoren jeweils entsprechend an einen Eingang (134, 136, 138, 140, 142, 144) der Torschaltung angeschlossen sind, und daß ein zusätzlicher Transistor (50) ebenfalls des einen Leitungstyps mit seiner Steuerelektrode an den Ausgang (46) der Torschaltung angeschlossen ist und mit seiner Hauptstromstrecke zwischen den Ausgangsanschluß (48) des Inverters und einen Punkt geschaltet ist, dem eine dem anderen Binärwert entsprechende Spannung (Masse) zuführbar ist.

2. Schaltung nach Anspruch i, dadurch gekennzeichnet, daß die Hauptstromstrecken der N Transistoren (52,54,56,58,60,62) in Reihe zwischen den ersten Schaltungspunkt (64) und den Ausgangsanschluß (48) des Inverters geschaltet sind.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß alle N Transistoren (52,54, 56, 58,60,62) Isolierschicht-Feldeffekttransistoren sind.