DE2544974C3 - Schaltkreis zur Realisierung logischer Funktionen - Google Patents

Schaltkreis zur Realisierung logischer Funktionen

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DE2544974C3 DE2544974A DE2544974A DE2544974C3 DE 2544974 C3 DE2544974 C3 DE 2544974C3 DE 2544974 A DE2544974 A DE 2544974A DE 2544974 A DE2544974 A DE 2544974A DE 2544974 C3 DE2544974 C3 DE 2544974C3
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Description

Die Erfindung betrifft einen synchronen Schaltkreis zur Realisierung logischer Funktionen in Form eines einen aktiven und einen regenerativen Teil aufweisenden Arbeitszyklus unter Vei Wendung mehrerer Eezugspotentiale, mit dem Datenknoten, der auf ein erstes Bezugspotential aufladbar und auf ein zv/eites Bezugspotentia! entladbar ist, mit einem Daten-Ausgangsaj!- schluß, dem ein von dem Bezugspotential des Datenknotens abgeleitetes Signal zugeführt wird, mit zumindest einem zwischen den Datenknoten und eine Potentialquelleneinrichtung zur Zuführung der Bezugspotentiale geschalteten Halbleiter-Bauelement mit einer zur Aufladung -ies Datenknotens auf das erste Bezugspotential mit diesem verbundenen Stromquelleneinrichtung und mit einer mit dem zumindest einen Halbleiter-Bauelement verbundenen Zeitgebereinrichtung, die die Entladung des Datenknotens über eine von dem zumindest einen Halbleiter-Bauelement gebildete leitende Strecke auf das zweite Bezugspotential während des aktiven Arbeitszyklusteils des Schaltkreises ermöglicht
Derartige Schaltkreise zur Realisierung von Funktionen der Boolschen Algebra weisen meist eine Vielzahl von Dioden und Transistoren auf, die mit einer Vielzahl von Datenknoten verbunden sind, so daß zum Aufbau eines solchen Schaltkreises mit vielen Eingängen und brauchbarer Leistungsverstärkung ein relativ kompliziertes Verbindungsnetzwerk erforderlich ist, was zu einem erheblichen Anstieg der kapazitiven Belastung der Datenknoten und der Schaltkreis-Ausgänge führt der wiederum die Arbeitsgeschwindigkeit des Schaltkreises herabsetzt. Außerdem fallen auf Grund des hohen Platzbedarfs relativ hohe Herstellungskosten an.
Aus der DE-OS 23 24 787 ist gemäß Fig. IA eine aus drei bzw. zumindest einem ersten und einem zweiten Feldeffekttransistor sowie einem Kondensator bestehende logische Schaltung bekannt, bei der zur Verringerung des Stromverbrauchs und der Anzahl der erforderlichen Bauelemente sowie zur Ermöglichung eines integrierten Schaltungsaufbaus unter Verwendung lediglich eines Takttransistors die Source-Elektrode des zweiten Feldeffekttransistors bzw. der zweiten Feldeffekttransistoren mit einem Taktsignal beaufschlagt wird, das einen hinsichtlich des der Steuerelektrode des (ersten) Takttransistors zugeführten Taktsignals komplementären Wert aufweist Obwohl Leckströme zwischen der Source- und der Drain-Elektrode eines der Transistoren im nichtleitenden Zustand zu einer Entladung des Kondensators führen können, sind keine Maßnahmen zur Verhinderung bzw. Kompensation derartiger Leckströme vorgesehen, da davon ausgegangen wird, daß diese Entladungsströme vernachlässigt
werden können. Gleirhwohl soll der Stromverbrauch dieser bekannten Logikschaltung niedrig sein.
Außerdem ist aus der DE-OS 21 31 939 eine logisch gesteuerte Inverterstufe bekannt, die bei der Herstellung in integrierter Technik nur einen geringen Platzbedarf in Verbindung mit möglichst geringer Verlustleistung aufweisen soll. Hierzu besteht die Inverterstufe aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekttransistor, wobei in Reihe zu der kapazitiven Last ein dritter reldeffekttransistor angeordnet ist, dessen Steuerelektrodenpotential an einem den ersten Feldeffekttransistor mit der Betriebsspannung verbindenden Widerstand abgegriffen wird und der bei gesperrtem erstem Feldeffekttransistor leitend ist und damit ein ihm zugeführtes Potential an die kapazitive Last anlegt.
Obwohl die Verlustleistung möglichst verringert werden soll und eine hohe Gleichstromstabilität angestrebt wird, ist das Problem die Verhinderung bzw. Kompensation von Leckströmen der verwendeten Feldeffekttransistoren auch bei dieser bekannten !nverterstufe nicht angesprochen.
Aufgabe der Erfindung ist es daher, bei dnem synchronen Schaltkreis der in Rede stehenden Art Stromverluste und damit eine unbeabsichtigte Entladung des Datenknotenpunktes auf Grund des Auftretens von Leckströmen in der Halbleiteranordnung zu verhindern und dadurch die Arbeitsgeschwindigkeit des Schaltkreises zu erhöhen.
Diese Aufgabe wird gemäß dem Kennzeichen des Patentanspruchs 1 dadurch gelöst, daß die Stromquelleneinrichtung sowohl eine Konstantstromquelle als auch eine periodische Stromquelle zur Aufladung des Datenknotens auf das erste Bezugspotential aufweist, wobei die Konstantstromquelle zur Aufladung des Datenknotens auf das erste Bezugspotential während des regenerativen Arbeitszyklusteils zwecks Kompensation des verbleibenden Leckstroms des zumindest einen Halbleiterbauelements mit der Bezugspotentialquelleneinrichtung verbunden ist und die periodische Stromquelle zu: periodischen Aufladung des Datenknotens auf das erste Bezugspotential während des regenerativen Arbeitszyklusteils mit der Zeitgebereinrichtung verbunden ist, wodurch sich logische Funktionen mit hoher Arbeitsgeschwindigkeit bei relativ geringem Platzbedarf mit großer Zuverlässigkeit realisieren lassen.
In vorteilhafter Ausgestaltung der Erfindung ist zwischen den Datenknoten und die Ausgangsklemne des Schaltkreises ein Leistungsverstärker-Inverter geschaltet
Eine vorzugsweise verwendete Ausführungsform der Erfindung ist in der Zeichnung dargestellt und wird nachstehend näher beschrieben. Es zeigt
F i g. 1 ein Schaltungsbeispiel für einen synchronen Schaltkreis zur Realisierung logischer Funktionen gemäß einer bevorzugten Ausführungsform der Erfindung und
Fig.2 ein Impulsdiagramm für das den Schaltkreis gemäß F i g. 1 anschaltende Taktsignal.
Fig. 1 zeigt eine Ausführungsform des synchronen Schaltkreises zur Realisierung von Punktionen der Boolschen Algebra mit hoher Verarbeitungsgeschwindigkeit in integrierter Schaltkreistechnik. Der Schaltkreis weist einen Datenknoten I und eine zugeordnete bedingte Entladeleitung 100 auf. Die Entladelcitung 100 weist eine Transistorgruppe 10, die aus einer bestimmten Anzahl von Feldeffekttransistoren 10-1 bis 10 /i besteht. Obgleich bei dieser Ausführungsform die Feldeffekttransistoren in Reihe geschaltet sind, kann die TransistorgruDpe 10 irgendeine erforderliche Kombination von Transistoren enthalten, die beliebige Reihen-Parallel-Kombinationen bilden können, je nachdem, welche Boolsche Funktion realisiert werden kann. Bei dem vorliegenden Ausführungsbeispiel sind die erwähnten Feldeffekttransistoren 10-1 ff. n-Kanal-MOS-Bau·
ίο elemente, die nach der bekannten »Silizium auf Saphirw-Technik hergestellt werden können. Die Source- und die Drain-Elektrode eines jeden Feldeffekttransistors 10-1 ff. bilden eine leitende Strecke für die Entladeleitung 100, so daß gewährleistet ist, daß der Datenknoten 1 unter bestimmten Bedingungen zu vorbestimmten Zeitintervallen entladen werden kann. An die Gate-Elektroden der Feldeffekttransistoren 10-1 ff. werden eine Vielzahl von Eingangssignalen X\ bis X „ angelegt, wobei die Indexziffer die Zuordnung zu dem jeweiligen Feldeffekttransistor bezeichnet Diese Eingangssignale X\ bis Xn sind vorzugsweise binäre Signale. Die beiden möglichen Signalzuständ- des binären Eingangssignals, nämlich »Hoch« und »Niedrig« sollen vereinbarungsgemäß einer Bezugsspannung Vdd bzw. der Masse entsprechen. Die Spannung VDD liegt vorzugsweise in einem Bereich von 3 bis 15 Volt Gleichspannung.
Bei den n-Kanal-Feldeffekttransistoren 10-1 ff. der Transistorgruppe 10 treten in bekannter Weise Restleckströme auf, wenn sie in den Sperrzustand geschaltet werden. Zur Kompensation dieser Leckströme ist die Source-Drain-Strecke eines p-Kanal-Feldeffekttrar.sistors 6 über den Datenknoten 1 mit der Fransistorgruppe 10 verbunden. Die Source-EIektrode des Feldeffekttransistors 6 ist mit einem Anschluß 8 verbunden, an dem die Bezugsspannung Vdd anliegt. Der Feldeffekttransistor 6 weist eine relativ große Kanallänge auf und stellt daher in einem kleinen Kompensationsbereich eine Konstantstromquelle dar.
Dadurch ist sichergestellt, daß die Leitung !00 nicht vorzeitig durch die Leckströme der n-Kanal-Feldeffekttransistoren 10-1 ff. entladen wird. Der durch den Feldeffekttransistor 6 vorgegebene Strom besitzt vorzugsweise einen Wert, der größer als der maximal zu erwartende Leckstrom der Transistorgruppe, jedoch kleiner als ein Strom ist, der die bedingte Ladung des Datenknotens 1 übermäßig ableiten könnte.
Zusammen mit dem Feldeffekttransistor 6 ist an den Datenknoten 1 eine Diode 3 angeschlossen. Die Diode 3
so ist zweckmäßigerweise eine bekannte Diode mit einer hohen Durchbruchspannung im Sperrbereich, die vorzugsweise ebenfalls nach der »Silizium auf Saphir«- Technik, im folgenden SOS-Technik genannt, hergestellt wird, um die durch die bedingten Vorteile hinsichtlich der Koppeleigenschaften sehr kleine Verbindungs-Kapazität auszunutzen. An eine Klemme_4 der Diode 3 wird ein periodisches binäres Taktsignn! CL mit den bereits erwähnten binären Zuständen »Hoch« und »Niedrig« entsprechend der Spannung Vdd und dem Masse-Bezugspotential angelegt, wobei die beiden binären Zustände den' regenerativen und dem aktiven Teil des Arbeitszyklus entsprechen (Fig.2). Das Taktsignal hat im allgemeinen für den vorliegenden Schaltkreis die Funktion eines Anschaltsign.ils. Während der dem regenerativen Teil des Arbeitszyklus zugeordneten Zeitdauer ist die Diode 3 in Durchlaßrichtung vorgespannt.
Der Datenknoten 1 ist normalerweise auf den der
Spannung Von zugeordneten binären Wert »Hoch« aufgeladen, wenn die Entladeleitung 100 im Ruhezustand ist. Der Datenknoten 1 wird nämlich durch die den Feldeffekttransistor 6 aufweisende, den schwachen Leckstrom kompensierende Konstantstromquelle und periodisch durch das Potential des an der Klemme 4 während des regenerativen Teils des Arbeitszyklus anliegenden Taktsignal CL sehr schnell auf den Wert »Hoch« vorgeladen bzw. wiederaufgeladen, und zwar in beiden Fällen bedingungslos. Bei der vorliegenden Ausfiihrungsform der Erfindung kann der Datenknoten t aufeinanderfolgend über die Leitung 100 entladen werden, und zwar nur dann, wenn alle an den Gate-Eiektroden der Feldeffekttransistoren 10-1 ff. anliegenden Fingangssignale ΛΊ bis Xn den Wert »Hoch« aufweisen. Bei diesem Signalzustand sind alle Source-Drain-Schallstrecken der Feldeffekttransistoren 10-1 ff. unter Vervollständigung der Entladeleitung lOOdurchgcschaltct.
Es ist weiier'nin ein Sperr-Feiuerfekiiransisior i2 vorgesehen, dessen Source-Drain-Strecke zwischen die Feldeffekttransistorgruppe 10 und eine Bezugspotentialquelle, z. B. Masse, wie dargestellt, geschaltet ist. An einen Anschluß 14 der Gate-Elektrode des Feldeifekl· transistors 12 wird ein periodisches Taktsignal CL angelegt. Der Zweck des Feldeffekttransistors 12 besteht darin, die Entladeleit'jng 100 so lange zu sperren, bis an die Gate-Elektroden der Feldeffekttransistoren 10-1 ff. u'ie den vorbestimmten logischen Bedingungen entsprechenden Eingangssignale ΑΊ bis Xn anliegen. Dadurch v/ird die Feldeffekttransistorgruppe 10 im leitfähigen Zustand gehalten sowie über die Source-Drain-Schalistrecke des Transistors 12 ein weiterer Teil der Emladestiecke nach Masse hergestellt. Die Leitung 100 kann daher nach Masse hin nur durch die entsprechende Steuerung der Feldeffekttransistoren der Gruppe 10 entladen werden. Das Taktsignal CL wird deswegen an den Anschluß 14 der Gate-Elektrode des Feldeffekttransistors 12 angelegt, damit die Leitung 100 nur während des dem aktiven Teil des Arbeitszyklus entsprechenden Taktsignalabschnitts entladen werden kann. Der Feldeffek !transistor 12 ist derart angeordnet, daß er in einem ZeitDereich in einem nichtleitenden und damit die Leitung 100 bezüglich der Entladung sperrenden Zustand ist. der dem regenerativen Teil des Arbeitszyklus zugeordneten Teil des Taktsignals CL entspricht, bei dem die Datenknoten wie der vorher entladene Datenknoten 1, wieder auf den ursprünglichen Binärwert »Hoch« aufgeladen werden. Auf diese Weise bewirkt der Sperr-Feldeffekttransistor 12, daß das Ladesignal der Diode 3 zur gleichen Zeit an der Entladeleitung l?0 anliegt, zu der diese über die Source-Drain-Schaltstrecke des Feldeffekttransistors 12 nach Masse hin entladen wird.
Es ist auch möglich, an Stelle des Sperr-Feldeffekttransistors 12 die Transistorgruppe 10 direkt an eine externe Taktsignalquelle CL anzuschließen. ObwqhJ dadurch eine gewisse Verknüpfung des Signals CL notwendig wird, ist andererseits nur eine einzige Taktsignalquelle für das Signal CL zum Anschalten des gesamten Schaltkreises erforderlich.
Die Darstellung der Taktsignale CL und CL, ihre Zuordnung zu den Potentialwerten und ihre Zuordnung zu den Abschnitten des Arbeitszyklus geht aus der F i g. 2 hervor.
Mit der Feldeffekttransistorgruppe 10 kann an einem geeigneten Punkt 17 eine Diode 16 verbunden werden. An eine Klemme 18 der Diode 16 wird das Taktsignal CL angelegt. Über die Diode 16 wird durch da: Taktsignal CL dem Knoten 17 Ladung zugeführt um dadurch unerwünschte momentane Ladungsübergängi von dem Datenknoten I auf die Kapazitäten an den Datenknoten 17 verhindert, und zwar z. B. zu einen Zeitpunkt, zu dem der Feldeffekttransistor 10-1 eingeschaltet wird und die Strecke 10 noch nich vollständig durchgeschaltet ist. Andere Knoten dei Gruppe 10 können auf ähnliche Weise jjber Dioder
vorgeladen werden, denen das Taktsignal Cl, zugeführ wird.
An mit dem Datenknoten 1 verbundenen Anschluß punkten, z. B. dem Anschlußpunkt 2, kann eine Viclzah von Transistorgruppen angeschlossen werden. In F i g. I
is ist beispielsweise eine zweite Fntladeleii.iii^ ^'00 unt eine zugeordnete Transistorgruppe 20 dargestellt. Aucl· hier gilt für Hie Gruppe 20 das eingangs zur Gruppe K Gesagte, nämlich daß, obgleich im vorliegenden Bcispie die Transistoren 20-1 bis 20-n hinsichtlich ihre;
;ii Suurce-Drain-Scnaitstrecken in Reihe geschaltet sind sie in einer beliebigen Anordnung, z. B. seriennarallel geschaltet werden können, je nachdem, welche Bool sehe Funktion realisiert werden soll. Es ist eine zweite Gruppe binärer Eingangssignale Ki bis Yn vorgesehen
.'-, die an die entsprechenden Gate- Elektroden dei Feldeffekttransistoren 20-1 ff. angelegt werden.
Wie bereits vorstehend in bezug auf die Transistor gruppe 10 beschrieben wurde, besitzt am-h die 1 ransisl,.vgruppe 20 einen Spcrr-Feldeffekttransistoi
«ι 22 und eine getaktete Diode 26, die, entsprechend der Gruppe 10 an der Entladeleitung 200 angeordnet sind Die Drain-Source-Schaltstrecke des F'eMeffekttransi stors 22 liegt daher ebenso in Reihe zwischen der Transistorgruppe 20 und einer Bezugspotentialquelle
j5 z. B. Masse. An einen Anschluß 24 der Gate-Elektrode des Feldeffekttransistors 22 wird das Taktsignal Ci angelegt. Ähnlich wie der Feldeffekttransistor 12 der Entladeleitung 100 sperrt der Feldeffekttransistor 22 die Entladeleitung 200 ohne Bedingungen für eine entspre chende Zeitperiode. An einem Anschluß 28 der Diode 26 wird das Taktsisgnal CL angejegt. Die Funktion der Diode 26 und das Taktsignals CL sind ähnlich wie bei der bereits beschriebenen Diode 16 der Gruppe 10, se daß hier nicht weiter darauf eingegangen werden muß.
Der Schaltkreis weist ferner einen Leistungsverstär· ker-Inverter 30 auf. Der Inverter 30 weist ein Paar von nicht abgeglichenen Komplementär-Kanal-Metalloxyd-Halbleiter-Transistoren 32 und 34 auf, d. h. einen p-Kanal und einen n-Kanal-Transistor, die ebenfalls zweckmäßig nach der bekannten SOS-Technik hergestellt werden. Der Feldeffekttransistor 32 besitzt vorzugsweise einen relativ großen p-Kanal, wählend der Feldeffekttransistors 34 zweckmäßig einen kleinen n-Kanal besitzt. Die Source-Elektrode des Feldeffekttransistors 32 ist an einer Klemme 33 mit einer Spannungsquelle für die Spannung Vdd verbunden. Die Source-Elektrode des Feldeffekttransistors 34 ist mit einer Bezugsspannungsquelle, z. B. Masse, verbunden. Die Ausgangsklemme des Inverters 30 ist mit 40 bezeichnet. Diese Ausgangsklemme kann beispielsweise : η eine nachgeschaltete logische Stufe oder ein Verknüpfungsglied wie etwa eine (nicht dargestellte) bistabile Flip-Flop-Anordnung angeschlossen werden. Auf Grund des relativ einfachen Aufbaus des Inverters 30 und der unabgegiichenen Größen der Feldeffekttransistoren 32 und 34 kann die Kapazität an dem Datenknoten 1 sehr kleingehalten werden. Hierdurch wird die Schaltgeschwindigkeit des Schaltkreises
wesentlich vergrößert. Durch den Aufbau der Schaltung besitzt der Inverter 30 sowohl eine relativ reine Leistungsverstärkung als auch eine effektive Signalinversion für die binären Signale, die der Ausgangsklemme 40 zugeführt werden.
Der Schaltkreis gemäß F i g. 1 weist folgende Arbeitsweise auf: Der Datenknoten 1, der normalerweise auf dem Binärwert »Hoch« liegt, wird auf den ande.'.n Binärwert »Niedrig« umgeschaltet, wenn er auf Masse entladen ist. Durch die Reihenschaltung der Feldeffekttransistoren 10-1 ff. kann die Leitung 100 nur dann entladen werden, wenn sämtliche Eingangssignal Xi bis Xn an den entsprechenden Gate-Elektroden der Feldeffekttransistoren 10-1 ff. den Wert »Hoch« aufweisen, und zwar während des aktiven Teils des Arbeitszyklus. Wenn der Datenknoten 1 in den Zustand »Niedrig« schaltet, wird der Feldeffekttransistor 32 des Leistungsverstärker-Inverters 30 durch die Spannung dem Anschluß 33 durchgeschaltet. Dadurch wird Verarbeitungsgeschwindigkeit aufweisenden NAND-Verknüpfungsgliedern mit vielen Eingängen als Stufen für die Signal-Inversion und Leistungsverstärkung in Speicher-Adressendekodiernetzwerken ist ein wichtiger Faktor bei der Vollintegration der Festwert-Speicher und der Speicher mit direktem Zugriff. Der vorstehend beschriebene Schaltkreis kann die hierfür notwendige Logik bilden, wobei sehr schnelle Übergänge erzielbar sind und nur ein vernachlässigbarer
ίο Leistungsverbrauch auftritt. Darüber hinaus ist es erstmals möglich, übliche Komplementär-Kanal-MOS-Transistoren mit einem Minimum von Zwischenverbindungen wirksarr -«zusetzen. Wenn z. B. ein Dekodierschaltkreis gemau der Lehre der Erfindung aufgebaut wird, können die Transistorschalter der Gruppe 10 derart hergestellt werden, daß die Kanalbreite der Transistorschalter progressiv variiert. Beispielsweise kann die Kanalbreite des Feldeffekttransistors 10-1 den halben Wert der Kanalbreite des Feldeffekttransistors
AüSgÖÜ
SKöngsanschlüS 40 der Binärv/srt >;Hoch« 20 !0-2 aufweisen, der wiederum ?in? Kanalhrniti· besitzt.
die die Hälfte der Kanalbreite des Feldeffekttransistors 10-3 beträgt. Bei dem vorstehend beschriebenen Ausführungsbeispiel kann die Kanalbreite des Feldeffekttransistors 10-1 in der Größenordnung von 0,0508 mm liegen, wobei diese Breite die kleinste Breite in der Transistorgruppe 10 und derart bestimmt ist, daß sie die gewünschte Verarbeitungsgeschwindigkeit des Dekodierers gewährleistet. An den Ausgang 40 kann, wie in F i g. 1 dargestellt ist, arn Schaltungspunkt 39 eine Diode 36 angeschlossen werden, an deren Kathode 38 das Taktsignal CL angelegt wird. Die Diode 36 unterstützt das Signal am Ausgangsanschluß 40 bei der Rückkehr auf den Signalwert »Niedrig«. Das Taktsignal CL wird an den Diodenanschluß 38 angelegt, wenn ein vorheriges Signal am Ausgang des Anschlusses 40 sehr schnell gelöscht werden soll. Das an dem Ausgangsanschluß 40 während des aktiven Teils des Arbeitszyklus auftretende Binärsignal kann während der dem regenerativen Teil des Arbeitszyklus entsprechenden Zeitdauer, während der der Datenknoten 1 vorgeladen wird, durch die in Durchlaßrichtung vorgespannte Diode 36 nach Masse abgeleitet werden. Diese Funktion kann in gleicher Weise auch durch einen nicht dargestellten n-Kanal-Feldeffekttransistor bewirkt werden, der zwischen Masse und demJSchaltungspunkt 39 liegt und von dem Taktsignal CL gesteuert wird. Darüber hinaus können die Feldeffekttransistoren 10-1 ff. bzw. 20-1 ff. anstatt aus n-Kanal-Bauelementen auch aus p-Kanal-Bauelementen aufgebaut werden, wobei lediglich die Potentialverhältnisse entsprechend anzupassen sind.
aufgeprägt. Weisen andererseits eine oder mehrere der Eingangssignal ΛΊ bis Xn den Wert »Niedrig« auf, so daß die vorbestimmte logische Bedingung nicht erfüllt ist, kann der Datenknoten 1 in der dem aktiven Teil des Arbeitszyklus entsprechenden Zeitdauer nicht entladen werden. Der Feldeffekttransistor 32 wird dann nicht durchgeschaltet, während der Feldeffekttransistor 34 durchgeschaltet bleibt. Die Ausgangsklemme 40 ist dann über die Source-Drain-Schaltstrecke des Feldeffekttransistors 34 mit Masse verbunden und liegt daher an dem Signalwert »Niedrig«.
Die durch den Schaltkreis gemäß Fig. 1 realisierte Verknüpfungsanordnung stellt eine Anordnung von NAND-Verknüpfungsgliedern mit jeweils vielen Eingängen dar, wobei z. B. ein Verknüpfungsglied der Gruppe 10 und das andere der Gruppe 20 entspricht. Dies stellt jedoch nur ein Ausführungsbeispiel aus einer Vielzahl darstellbarer logischer Funktionen dar. Auch können mit dieser Technik mehrere Schaltkreise als logische Baueinheiten zur Darstellung komplexer Boolscher Funktionen miteinander verbunden werden. Beispielsweise kann die vorliegende Schaltkreisanordnung dazu verwendet werden, Schaltungslogiken für allgemeine Zwecke aufzubauen, z. B. für die Dekodieroperationen einer Datenverarbeitungs-Zentraleinheit, die als integrierter Schaltkreis auf einem Halbleiter-Chip hergestellt ist.
Eine andere Anwendungsmöglichkeit besteht darin, andere Formen von Hochgeschwindigkeits-Dekodiernetzwerken zu realisieren. Die Forderung nach mit niedrigen Kosten und einfach herstellbaren, eine hohe
Hierzu 1 Blatt Zeichnungen

Claims (9)

Patentansprüche:
1. Synchroner Schaltkreis zur Realisierung logischer Funktionen in Form eines einen aktiven und einen regenerativen Teil aufweisenden Arbeitszyklus unter Verwendung mehrerer Bezugspotentiale, mit einem Datenknoten, der auf ein erstes Bezugspotential aufladbar und auf ein zweites Bezugspotential entladbar ist, mit einem Daten-Ausgangsanschluß, dem ein von dem Bezugspotential des Datenknotens abgeleitetes Signal zugeführt wird, mit zumindest einem zwischen den Datenknoten und eine Potentialquelleneinrichtung zur Zuführung der Bezugspotentiale geschalteten Halbleiter- Bauelement, mit einer zur Aufladung des Datenknotens auf das erste Bezugspotential mit diesem verbundenen Stromquelleneinrichtung und mit einer mit dem zumindest einen Halbleiter-Bauelement verbundenen Zeitgebereinrichtung, die die Entladung des Datenknotens über eine von dem zumindest a*en Halbleiter-Bauelement gebildete leitende Strecke auf das zweite Bezugspotentia! während des aktiven Arbeitszyklusteils des Schaltkreises ermöglicht, dadurch gekennzeich- net, daß die Stromquelleneinrichtung (3, 4, 6, 8) sowohl eine Konstantstromquelle (6,8) als auch eine periodische Stromquelle (3, 4) zur Aufladung des Datenknotens (1) auf das erste Bezugspotential aufweist, wobei die Konstantstromquelle zur Aufladung des Datenknotens auf das erste Bezugspotential während des regenerativen Arbeitszyklusteils zwecks Kompensation des verbleibenden Leckstroms des zumindest einen Halbleiter-Bauelements (10-1 bzw. 20-1) mit der Bezugspotentialquelleneinrichtung (8, VDd) verbunden ist und die periodische Stromquelle zur periodischen Aufladung des Datenknotens auf das erste Bezugspotental während des regenerativen Arbeitszyklusteils mit der Zeitgebereinrichtung (12,14, CL, CL) verbunden ist
2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das zumindest eine Halbleiter-Bauelement ein n-Kanal-MOS-Feldeffekttransistor ist.
3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der Feldeffekttransistor aus einer auf einen Saphir-Träger aufgebrachten Siliziumschicht herstellbar ist.
4. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Konstantstromquelle einen Feldeffekttransistor (6) aufweist, dessen Source-Elektrode mit der Bezugspotentialquelleneinrichtung zum Treiben des Feldeffekttransistors und dessen Drain-Elektrode mit dem Datenknoten (1) verbunden sind.
5. Schaltkreis nach Anspruch I, dadurch gekennzeichnet, daß die periodische Stromquelle eine Diode (3) aufweist, deren Eingangsanschluß (4) derart an ein Potential (CL) anlegbar ist, daß während des regenerativen Arbeitszyklusteils über die Diode dem Datenknoten Strom zugeführt wird.
6. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß die Diode aus einer auf einen Saphir-Träger aufgebrachten Siliziumschicht herstellbar ist.
7. Schaltkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zwischen den Datenknoten und den Daten-Ausgangsanschluß (40) ein
In ν Tter (30) geschaltet ist.
8. Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, daß der Inverter einen n-Kanal-Fe|deffekttransistor (34) und einen p-Kanal-Feldeffekttransistor (32) aufweist, wobei die Kanalbreite des n-Kanal-Feldeffekttransistors geringer als die entsprechende Kanalbreite des p- Kanal- Feldeffekttransistors ist
9. Schaltkreis nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet daß das dem Daten-Ausgangsanschluß (40) zugeführte Signal über einen Stromrichter (36) während des regenerativen Arbeitszyklusteils periodisch auf das zweite Bezugspotential begrenzbar ist
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Publications (3)

Publication Number Publication Date
DE2544974A1 DE2544974A1 (de) 1976-04-15
DE2544974B2 DE2544974B2 (de) 1978-06-15
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NL (1) NL7511792A (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103182A (en) * 1976-09-01 1978-07-25 Hewlett-Packard Company Programmable transfer gate array
JPS5447468A (en) * 1977-09-21 1979-04-14 Nec Corp Pulse signal control circuit
US4207616A (en) * 1978-11-29 1980-06-10 Teletype Corporation Logic array having improved speed characteristics
DE3001389A1 (de) * 1980-01-16 1981-07-23 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung in integrierter schaltungstechnik mit feldeffekttransistoren
US4570244A (en) * 1980-07-28 1986-02-11 Inmos Corporation Bootstrap driver for a static RAM
US4500799A (en) * 1980-07-28 1985-02-19 Inmos Corporation Bootstrap driver circuits for an MOS memory
US4330722A (en) * 1980-08-18 1982-05-18 Bell Telephone Laboratories, Incorporated Clocked IGFET logic circuit
US4345170A (en) * 1980-08-18 1982-08-17 Bell Telephone Laboratories, Incorporated Clocked IGFET logic circuit
DE3047222A1 (de) * 1980-12-15 1982-07-15 Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven Verknuepfungsschaltung in 2-phasen-mos-technik
US4430583A (en) 1981-10-30 1984-02-07 Bell Telephone Laboratories, Incorporated Apparatus for increasing the speed of a circuit having a string of IGFETs
USRE32515E (en) * 1981-10-30 1987-10-06 American Telephone And Telegraph Company At&T Bell Laboratories Apparatus for increasing the speed of a circuit having a string of IGFETS
WO1983004149A1 (en) * 1982-05-10 1983-11-24 Western Electric Company, Inc. Cmos integrated circuit
GB2131242A (en) * 1982-11-10 1984-06-13 Philips Electronic Associated Logic circuit array
US4613772A (en) * 1984-04-11 1986-09-23 Harris Corporation Current compensation for logic gates
US4782247A (en) * 1984-08-08 1988-11-01 Fujitsu Limited Decoder circuit having a variable power supply
JPS60103939U (ja) * 1984-10-08 1985-07-16 シャープ株式会社 Ｃ−ｍｏｓレシオレス回路
US4687989A (en) * 1984-11-01 1987-08-18 Thomson Components-Mostek Corp. CMOS powerless rom code mask option select
US4639622A (en) * 1984-11-19 1987-01-27 International Business Machines Corporation Boosting word-line clock circuit for semiconductor memory
US4678941A (en) * 1985-04-25 1987-07-07 International Business Machines Corporation Boost word-line clock and decoder-driver circuits in semiconductor memories
JPS6238291U (de) * 1985-08-21 1987-03-06
US4686392A (en) * 1985-10-30 1987-08-11 International Business Machines Corporation Multi-functional differential cascode voltage switch logic
FR2596595B1 (fr) * 1986-03-28 1988-05-13 Radiotechnique Compelec Porte logique mos du type domino
JPS63228494A (ja) * 1987-03-18 1988-09-22 Fujitsu Ltd ダイナミツク型デコ−ダ回路
US4954731A (en) * 1989-04-26 1990-09-04 International Business Machines Corporation Wordline voltage boosting circuits for complementary MOSFET dynamic memories
DE4141885C1 (de) * 1991-12-18 1992-12-24 Siemens Ag, 8000 Muenchen, De
US5714904A (en) * 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
JPH1092946A (ja) * 1996-09-12 1998-04-10 Nec Ic Microcomput Syst Ltd 半導体集積回路
US5903170A (en) * 1997-06-03 1999-05-11 The Regents Of The University Of Michigan Digital logic design using negative differential resistance diodes and field-effect transistors
KR100635924B1 (ko) * 2004-11-17 2006-10-18 삼성전자주식회사 플래시 메모리 장치의 동작 방법
US7895560B2 (en) * 2006-10-02 2011-02-22 William Stuart Lovell Continuous flow instant logic binary circuitry actively structured by code-generated pass transistor interconnects
US7779372B2 (en) * 2007-01-26 2010-08-17 Apple Inc. Clock gater with test features and low setup time
GB2529862A (en) 2014-09-04 2016-03-09 Ibm Current-mode sense amplifier and reference current circuitry

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1465699A (fr) * 1965-12-03 1967-01-13 Csf Circuits logiques à transistors à effet de champ
US3479523A (en) * 1966-09-26 1969-11-18 Ibm Integrated nor logic circuit
US3536936A (en) * 1968-10-10 1970-10-27 Gen Instrument Corp Clock generator
AT307092B (de) * 1969-05-31 1973-05-10 Licentia Gmbh Logische Verknüpfung
US3676705A (en) * 1970-05-11 1972-07-11 Rca Corp Logic circuits employing switches such as field-effect devices
US3740576A (en) * 1970-08-04 1973-06-19 Licentia Gmbh Dynamic logic interconnection
US3825888A (en) * 1971-06-23 1974-07-23 Hitachi Ltd Decoder circuit
US3774055A (en) * 1972-01-24 1973-11-20 Nat Semiconductor Corp Clocked bootstrap inverter circuit
JPS5317022B2 (de) * 1972-05-29 1978-06-05

Also Published As

Publication number Publication date
DE2544974B2 (de) 1978-06-15
JPS5316271B2 (de) 1978-05-31
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CA1042519A (en) 1978-11-14
US3982138A (en) 1976-09-21
DE2544974A1 (de) 1976-04-15
JPS5162652A (de) 1976-05-31
IT1047658B (it) 1980-10-20
NL7511792A (nl) 1976-04-13

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