DE3148410A1

DE3148410A1 - Programmierbare verknuepfungsschaltung

Info

Publication number: DE3148410A1
Application number: DE19813148410
Authority: DE
Inventors: James Murgen 11411 Queens N.Y. Cartwright jun.
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1980-12-05
Filing date: 1981-12-07
Publication date: 1982-11-04
Also published as: FR2495860B1; FR2495860A1; JPS57121325A; GB2089160A; DE3148410C2; GB2089160B

Description

RCA 76218 Dr.ν.Β/Ε

RCA Corporation

New York N.Y. (V.St.A.)

Programmierbare Verknüpfungsschaltung .;.-

Die vorliegende Erfindung betrifft eine programmierbare Verknüpfungsschaltung.

Es sind programmierbare Verknüpfungsschaltungen (logische Torschaltungen, Schaltnetze) mit Schaltvorrichtungen bekannt, die durch schmelzbare Verbindungen verbunden sind, welche dadurch aufgetrennt werden können, daß man sie mit Strömen beaufschlagt, die wesentlich höher sind als die bei den normalen Schal tvorgä'ngen fließenden Ströme. Wenn diese Schaltnetze einmal programmiert worden sind, ist eine Neuprogrammierung nicht mehr möglich.

Es sind ferner elektrisch änderbare programmierbare Schaltnetze bekannt, die mit Gateinjektion-Metall-Oxid-Halbleiter-Feldeffekttransistoren (GIMOS-FET ) arbeiten, welche eine permanente Speicherung gestatten. Bei einer solchen Einrichtung kann die Schwellenwertspannung Vs, die zwischen die Sourceelektrode und die Gateoder Steuerelektrode angelegt werden muß, um den Stromweg zwischen Source und Drain durchzuschalten, durch den normalen Wert übersteigende Spannungen zwischen Steuerelektrode und Source oder Drain "geändert werden. Aus der US-PS 41 62 504 sind GIMOS-FET- Bauelemente-bekannt, weiche eine schwimmende Steuerelektrodenstruktur aufweisen, welche weder die Source-Zone noch die Drain-Zone überlappt_/:und sich unter der normalen Gate-Elektrode befindet.

^Jb.In der.-US-PA 181 662 vom 26.8.1980 ist ein Typ von GIMOS-FET beschrieben, welcher ein schwimmendes Gate hat, welches entweder die Quellenzone oder die Abflußzone überlappt und sich unterhalb

3Ί-+8410

der normalen Gate-Elektrode befindet. Schaltnetze, die solche Einrichtungen enthalten, wurden bisher nur mit FET eines einzigen Leitungstyps aufgebaut.

Bei nichtprogrammierbaren Schaltnetzen, die FET mit festen Schwellenwertspannung Vs enthalten, hat es sich hinsichtlich des Verbrauches von Ruheleistung als günstig erwiesen, komplementär symmetrische MOSFET zu verwenden. Jedes COSMOS-Paar, welches einen p-Kanal-FET und einen η-Kanal-FET enthalt,' die in Reihe miteinander zwischen zwei Speisespannungsklemmen geschaltet sind, kann aus Transistoren gebildet werden, die nicht nur komplementäre Leitungstypen aufweisen, sondern auch Schwellenspannungen gleicher Größe, was erheblich zur Störungsunempfindlichkeit der betreffenden Schaltnetze beiträgt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, programmierbare Verknüpfungsschaltungen oder Schaltnetze anzugeben, deren Programmierung elektrisch durchgeführt und später auch wieder geändert werden kann und die sich durch einen geringen Leistungsverbrauch, eine hohe Störungsunempfindlichkeit und einen zweckmäßigen Aufbau auszeichnen.

Diese Aufgabe wird durch die im Patentanspruch 1 bzw. 6 gekennzeichnete Erfindung gelöst.
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Die Unteranspriiche betreffen vorteilhafte Ausgestaltungen der Erfindung.

Bei der vorliegenden Verknüpfungsschaltung werden also die elektrisehen Schaltnetzverbindungen der Kanäle von COSMOS-FET-Paaren, welche ein konventionelles Verknüpfungsglied oder Schaltnetz bilden, erfindungsgemäß durch geeignet angeordnete Kanäle von FET mit programmierbarer Schwellenwertspannung modifiziert, welche während der Programmierung durch Anlegen von Programmierspannungen zwischen ihre Gate-Elektrode und die Enden ihrer Kanäle durchgeschaltet oder ge-

31 >84io : '.-.:

-7-

sperrt werden. Diese FET mit programmierbarer Schwellenwert-Spannung behalten dann ihren leitenden oder nichtleitenden Zustand beis und steuern dementsprechend die Schaltfunktion oder Verknüpfung des Verknüpfungsgliedes oder Schaltnetzes, solange keine Neuprogrammierung stattfindet.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert.

Es zeigen:

Fig. 1 ein Schaltbild eines programmierbaren Verknüpfungsgliedes gemäß einer Ausfuhrungsform der Erfindung;

.[. Fig. 2 ein Schaltbild einer gegenüber Fig. 1 abgewandelten Ausführungsform eines programmierbaren Verknüpfungsgliedes;

Fig. 3 ein Schaltbild einer gegenüber Fig. 2 abgewandelten Ausführungsform eines Schaltnetzes gemäß der Erfindung;

Fig. 4, 5 und 6 ein Schaltbild eines nichtprogramnierbaren COSMOS-

Schaltnetzes, eines Teiles eines auf der Schaltung gemäß Fig. 4 basierenden programmierbaren Schaltnetzes oder Verknüpfungsgliedes bzw. eines durch einen Reduktionsprozess aus der Schaltung „ς gemäß Fig. 5 entwickelten programmierbaren Verknüpfungsgliedes oder Schaltnetzes; diese Folge von Figuren dient zur Erläuterung, wie der Prozess des Entwurfes solcher Verknüpfungsglieder oder Schaltnetze vorteilhafterweise durchgeführt werden kann; und

₃q Fig. 7 ein Schaltbild einer gegenüber Fig. 6 abgewandelten Ausführungsform eines programmierbaren Verknüpfungsgliedes oder Schaltnetzes.

In Fig. 1 ist ein als programmierbares Verknüpfungsglied geeignetes Schaltwerk dargestellt, welches p-Kanal-FET P11, P21, P31 und n-Kanal-FET NI1. N21, Ν3Ϊ, N19, N29, N39 enthält, die

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-δ-

mit einer einfachen Gate-Struktur dargestellt und MOSFET mit festen Schwellenwertspannungen Vs sind. Die Gates oder Steuerelektroden der Transistoren P11, P21 und P31 sind an Eingangsklemmen E1, E2 bzw. E3 mit den Steuerelektroden der Transistoren NI1, N21 bzw. N31 verbunden, so daß entsprechende COSMOS-Paare gebildet werden, d.h. daß die Einrichtungen alle Schwellenwertspannungen Vs gleichartiger Größe haben. Die Halbleitereinrichtungen oder Transistoren sind Anreicherungs-FET ,,wobei Schwellenwertspannungen Vs der p-Kanal-Einrichtungen negativ und die der n-Kanal-Einrichtungen positiv, jeweils gerechnet von Source nach Gate, sind. An Speisespannungsklemmen V+ und V- liegen eine in bezug auf die jeweils andere Spannung positive bzw. negative Betriebsspannung , wobei die Spannung zwischen diesen Klemmen wesentlich kleiner ist als die Schwellenwertspannungen Vs, so daß wenn die miteinander verbundenen Steuerelektroden der p-Kanal-Einrichtung und n-Kanal-Einrichtungen im COSMOS-Paar an eine der Betriebs- oder Speisespannungen V+ oder V- gelegt werden, nur eine der Einrichtungen in den leitfähigen Zustand durchgeschaltet wird. Hierdurch wird ein Leistungsverbrauch im Ruhezustand im wesentlichen vermieden und die COSMOS-Paare verbrauchen Leistung von der Speisespannungsquelle praktisch nur wenn sie schalten.

Die Schaltungsanordnung gemäß Fig. 1 enthält ferner p-Kanal-FET P12, P22, und P32 sowie n-Kanal-FET N12, N22 und N32, welche außer ihrer angeschlossenen Steuerelektroden noch jeweils eine zusätzliche schwimmende Gate- oder Steuerelektrodenstruktur aufweisen und GIMOS-FET des aus der bereits erwähnten US-PS 41 62 504 bekannten Typs sind. Wenn man zwischen Source und Steuerelektrode eines der η-Kanal-GIMOS-FET . N12, N22, N32 eine Source-Gate-Programmierspannung legt, die eine positive Polarität und eine wesentlich größere Amplitude als- (V+)-(V-) hat, wird die zwischen dem Kanal und der ,schwimmenden Steuerelektrodenstruktur gespeicherte Ladung geändert, so daß der betreffende FET₅ solange er nicht neu programmiert wird, auf normale Logikspannungswerte oder binäre Informationssignale mit einem Verhalten reagiert, wie es für

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einen Verarmungs-FET typisch ist, d.h. daß der Kanal der Einrich-

'■ tung für alle positiven Source-Gate-Spannungen ν_β~ einschließlich Null voll durchgeschaltet ist. Der n-Kanal-GIMOS verhält sich dann also für die bei normalen logischen Schaltfunktionen oder Verknüpfungen auftretenden Betriebsspannungen wie ein Kurzschluß zwischen Source und Drain.

Wenn andererseits zwischen Source und Gate eines solchen n-Kanal-GIMOS-FET's eine negative Source-Gate-'Programmierspannung ausreichender Größe gelegt wird, tritt eine derartige Änderung der zwischen ^!>l den Kanal und dem schwimmenden Gate gespeicherten Ladung ein, daß sich das FET für Spannungen, wie/Bei normalen Verknüpfungen auftreten, wie ein Anreichungs-FET mit einer Schwellenwertspannung Vs, die wesentlich größer als (V+)-(V-) ist, verhält. Der n-Kanal-GIMOS FET verhält sich dann also für die bei normalen Verknüpfungen auftretenden Betriebsspannungen wie eine Unterbrechung zwischen Source und Drain.

In analoger Weise kann ein p-Kanal-GIMOS-FET so programmiert werden₉ daß er als Kurzschluß zwischen Source und Drain wirkt, indem man zwischen Source und Gate eine negative Source-Gate-Programmierspannung einer Amplitude legt, die wesentlich größer als (+V)-(-V) ist/ oder man kann ihn so programmieren, daß er als Unterbrechung zwischen Source und Drain wirkt, indem man zwischen Source und Gate eine genügend große positive Programmierspannung legt.(Die in der " US-PS 41 62 504 beschriebenen GIMOS-FET sind bilaterale Einrichtungen_s soweit es den gemeinsamen Gate-Anschluß betrifft und ihre Programmierung kann in gleicher Weise dadurch erfolgen, daß die Pfogrammierspannungen zwischen Drain und Gate anstatt zwischen Source

"T .Z V

und Gate anlegt.)

Dvb Schaltungsanordnung gemäß Fig. 1 enthält weiterhin einen Programmier- oder Schreibdecodierer WD, der durch eine dreistellige Binärzahl gesteuert wird, um die GIMOS-FET innerhalb der folgenden
Einschränkungen programmieren zu können: Der p-Kanal von P11 ist

ί ein Kurzschluß, wenn der η-Kanal von N11 eine Unterbrechung darstellt und er wirkt umgekehrt als Unterbrechung, wenn der η-Kanal von N11 ein Kurzschluß ist. Der p-Kanal von P21 ist ein Kurzschluß, wenn der η-Kanal von N21 eine Unterbrechung darstellt und umgekehrt eine Unterbrechung, wenn der η-Kanal von N21 einen Kurzschluß bildet. Der p-Kanal von P31 ist ein Kurzschluß, wenn der η-Kanal von N31 eine Unterbrechung darstellt und umgekehrt eine Unterbrechung, wenn der n-Kanal von N31 ein Kurzschluß ist. Die p-Kanal- und η-Kanal-GIMOS-FET können so ausgelegt oder konstruiert sein, daß dieselbe Programmspannung gleichzeitig den Einrichtungen zugeführt werden kann, welche alphanumerische Bezugszeichen mit gleichen Zahlenbestandteilen aufweisen, so daß die zweiaderigen Programmierspannungs-Leitungen B1, B2 und B3 zumindest zum Teil durch einaderige Leitungen ersetzt werden können. Die Programmierspannungen vom Schreib -Decodierer WD sollen auf ein Massepotential zwischen V- und V+ bezogen sein.

Die Source-Elektroden der p-Kanal-GIMOS-FET P12 , P22 und P32 sind mit einer an die Klemme V+ angeschlossenen positiven Speisespannungsschiene angeschlossen, so daß das Anlegen der Source-Gate-Programmierspannungen an diese Transistoren unmittelbar durch Anlegen der auf Masse bezogenen Spannungen an die Gate- oder Steuerelektroden erfolgen kann. Die Source-Elektrode des η-Kanal-GIMOS-FET's N12 ist an eine mit der Speisespannungsklemme V- verbundene negative Speisespannungsschiene angeschlossen, so daß die Source-Gate-Programmierspannung für diesen Transistor ebenfalls einfach durch Änderung der Gate-Spannung erfolgen kann. Es treten jedoch Probleme auf, wenn die Programmierspannung an die Steuerelektrode des η-Kanal-GIMOS-FET's N22 oder N32 angelegt werden soll, da die Kanäle dieser Transistoren mit keinem Ende an Masse, V- oder V+ liegen. Der mit seiner Source an V- angeschlossene η-Kanal-FET N19 legt, wenn seiner Steuerelektrode ein positiv-logischer "hoher" Wert oder eine "1" (d.h. ein negativ logischer niedriger Wert oder eine "Null") zugeführt wird, die Verbindung zwischen dem Drain von N12 und der Source von N22 an das Potential V-, so daß eine Programmierung von N22 durch eine Source-Gate-Spannung möglich ist (sowie eine Programmierung von N12 durch eine Drain-Gate-Spannung).

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Der mit seiner Source an V- angeschlossene n-Kanal-FET N29 legt bei Ansteuerung mit einem positiv-logischen hohen Signalwert oder einer "Eins" an seiner Steuerelektrode die Verbindung zwischen dem Drain von N22 und der Source von N32 an V-, so daß eine Programmierung von N32 durch eine Source-Gate-Spannung oder eine Programmierung von N22 durch eine Drain-Gate-Spannung möglich ist. Der mit seiner Source an V- angeschlossene n-Kanal-FET N39 legt das Drain von N32 auf V-, wenn seinem Gate ein positiv-logischer hoher Signalwert oder eine "Eins" zugeführt wird, so daß dann eine Programmierung von N32

«IQ durch eine Drain-Gate-Spannung möglich ist. Der positiv-logische hohe Signalwert oder die "Eins" wird den Steuerelektroden von N19, N29 und N39 gleichzeitig über eine Schreibsignal klemme S zugeführt. Bei bestimmten Schaltnetzen oder Verknüpfungsschaltungen kann es wünschenswert sein, die Reihenfolge der GIMOS-FET und der einen festen Schwellenwert Vs aufweisenden FET in der Reihenschaltung umzukehren, z.B. zwischen den Klemmen +V und A₅ wobei dann hinsichtlich des Anlegens der Programmierspannungen an den GIMOS-FET ein ähnliches Problem auftritt wie hinsichtlich der Programmierung von N22 und N32; dieses Problem läßt sich auf garea naloge Weise lösen wie bei der Programmierung von N22 und N32, indem man einen p-Kanal-FET mit festem Vs vorsieht, der beim Durchschalten eines der Enden des Kanals des GIMQS-FET's mit V+ verbindet.

Das Verbinden oder "Klemmen" von sonst auf keinem festen Potential liegenden Schaltungspunkten während der Programmierung kann als Umschaltung von Teilen der Schaltungsanordnung während des Programmierens angesehen werden, so daß alle Kanäle der p-Kanal-FET's mit programmierbarer Schwellenspannung Vs einander parallel geschaltet sind, wobei zumindest das erste Ende ihrer Kanäle mit einem Schaltungspunkt verbunden ist, der auf einer Referenzspannung (z.B. V+) liegt, auf die die den jeweiligen Steuerelektroden zuzuführenden Programmierspannungen bezogen werden können, und alle Kanäle der n-Kanal-FET mit programmierbarer Schwellenspannung Vs in der Schaltung sind einander parallelgeschaltet, wobei zumindest die ersten Enden ihrer Kanäle mit einem Schaltungspunkt verbunden sind, der auf einer Referenzspannung( z.B. V- )

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] liegt, auf die die ihren Steuerelektroden zuzuführenden Programmierspannungen bezogen werden können. Bei dieser Betrachtung muß man jedoch Obacht geben, daß man Schaltungsverbindungen ausschließt, die direkt zur Signalausgangsklemme A führen, wenn die Referenzspannungen verschieden sind, mit denen die einen programmierbaren Schwellenwert Vs ufweisenden p-Kanal- und n-Kanal-FET programmiert werden. Dies ist zur Verhinderung eines unerwünschten Kurzschlusses zwischen diesen Referenzspannungen während der Programmierung erforderlich. Bei komplexeren programmierbaren logischen Schaltnetzen, wie sie im folgenden noch erläutert werden, insbesondere Schaltnetzen, die mit Standardzellen-Halbleiter-Layout und spezialisierten Metallisierungsmustern konstruiert sind, kann es zweckmäßig sein, die Klemmen V+ und V- während der Programmierung an die gleiche Spannung zu legen und ein Klemmen oder Anschalten aller Schaltungspunkte an diese gemeinsame Spannung vorzusehen, also im Effekt die Kanäle aller FET mit programmierbarem Schwellenwert Vs parallel zuschal ten.

Die Transistoren, die während der Programmierung zum Klemmen oder zur Referenzspannungsanschaltung von sonst nicht auf festem Potential liegenden Schaltungspunkien verwendet werden, sollen Bauelemente ausreichender Größe sein³, so daß sie die während der Programmierung in den Kanälen der GIMOS-FET fließenden Ströme führen können, ohne daß der geklemmte Schaltungspunkt von der Referenzspannung nennenswert abweicht. Diese Klemm-Transistören brauchen andererseits im allgemeinen nicht mit hohen Geschwindigkeiten zu arbeiten, so daß die größeren Abmessungen tragbar sind. Ein vorteilhaftes Merkmal der programmierbaren Schaltnetze gemäß der Erfindung besteht darin, daß die Programmierspannungsquellen und die die Spannung an die Schreib-Klemmen S liefernden Spannungsquellen nur die Steuerelektroden von Feldeffekttransistoren zu speisen brauchen, so daß die Belastung niedrig ist und die Zuführungsleitungen oder Stromschienen klein gehalten werden können. Wenn das programmierbare Schaltnetz monolithisch auf der Oberfläche eines Siliciumkörpers oder aus Silicium auf Saphir integriert ist, kann man daher polykristallines Silicium für die Zuleitungen oder Stromschienen verwenden.

, Die Schaltungsanordnung gemäß Fig. 1 ist analog zu bekannten COSMOS-terknüpfungsgliedern für Positivlogik-Eingangssignale an den drei ■£ingangsklemmen E1, E2 und E3 und das Ausgangssignal an der Aus-ΐ ;ga rigs klemme A ein NAND-Glied mit drei Eingängen oder für Negativ-'löfiksignale ein NOR-Glied mit drei Eingängen, vorausgesetzt, daß die GIMOS-FET wie folgt programmiert worden sind: Die p-Kanal-GIHOS-FET P12_B P22, P32 sind so programmiert, daß sie die Quellen ■■der einen festen Schwellenwert Vs aufweisenden p-Kanal-FET P11,

- -P21 und P31 zur Klemme V+ kurzschließen'und die η-Kanal-GIMOS-FET ;_Q N12 s, N22 und N32 sind so programmiert, daß sie als Unterbrechungen oder unendlich große Widerstände parallel zu den Kanälen der feste Schwellenwerte Vs aufweisenden n-Kanal-FET N11, N21 und N31 darstellen, Wenn einer und nur einer der p-Kanal-GIMOS-FET P12, P22 oder P32 als Unterbrechung anstatt als Kurzschluß programmiert

»₅ ist und wenn der η-Kanal-GIMOS-FET, der im numerischen Teil seines alphanumerischen Bezugszeichens die gleiche erste Ziffer hat, als Kurzschluß programmiert ist, arbeitet die Schaltung gemäß Fig. 1 analog bekannten COSMOS-Verknüpfungsgliedern als NAND-Glied mit

- zwei Eingängen für Positivlogik-Signale an zwei ihrer Eingangsklem-2Q "-ifien-_B während sie auf Signale, die der dritten Eingangsklemme zugeführt sind, nicht anspricht. Wenn zwei der p-Kanal-GIMOS-FET P12, P22s P32 als Unterbrechungen programmiert sind und die n-Kanal-6IMOS-FET , die in den numerischen Teilen ihrer alphanumerischen iBÄZiigszeichen die gleiche erste Ziffer aufwiesen, als Kurzschlüsse

2g !'programmiert sind, arbeitet die Schaltung gemäß Fig. 1 wie ein ein- #"fächer COSMOS-Invertierer oder Negierer und invertiert die der einen sEi ηgangsklemme zugeführen binären Signale, während er auf die binären

die einer oder beiden anderen Eingangsklemmen zugeführt nicht reagiert. Die positiv- logischen Schaltfunktionsglei-

die die Antworten oder Ausgangssignale T. bis T₇ an der Klemme A für die binären Eingangssignale I., I„ und I₃ an den Klem- »-Ιϊίοϊ1-Ε^Ϊ1^«Ε2 bzw. E3 beschreiben, sind zusammen mit den Zuständen der glSIMÖSiiFET, aufgrund derer sich die betreffenden Schaltfunktionen sfev-geben, in der folgenden Tabelle aufgeführt:

1	Programm!er Code ^V12"^V22"^V32	durchgeschaltete GIMOS-FET	N12	gesperrte .GIMOS-FET	Schal tion	tfunk-
	000	P12_/P22_/P32	N12	,N22,N32
5	001	P12,P22,N32	N12	,N22,P32	V¹I
	010	P12,N22,P32	N12	,P22,N32	^ΤΛ	■h
	011	P12,N22,N32	P12	,P22,P32	^T2^=J1	'h
	100	N12,P22,P32	P12	,N22,N32	^T3^=I1
]	101	N12,P22,N32	Pl 2	,N22,P32	^T4^=I2	~3
	110	N12,N22,P32	P12	,P22,N32	^T5^=r2
	111	N12,N22,N32	,P22,P32	V^T3
		T₇=O

Die oben ausgeführten und im Rest dieser Beschreibung enthaltenen Schaltfunktionsgleichungen (Boole'sche Gleichungen) sind in der üblichen Notation geschrieben, in der das binäre Komplement eines

Signals durch einen Querstrich, die UND-Verknüpfung durch das Mal-Zeichen und die ODER-Verknüpfung durch das Plus-Zeichen bezeichnet sind. Der Programmiercode in der linken Spalte der Tabelle gibt die Programmierspannungen an, die die in den mittleren Tabellen angegebenen gespeicherten Betriebszustände der Transistoren

zur Folge haben, wobei eine Eins bzw. eine Null einen hohen bzw. niedrigen Programmiersignalwert bedeuten. V.p ist die den Steuerelektroden von P12 und N12 zugeführte Spannung, V₂₂ ist die den Steuerelektroden von P22 und N22 zugeführte Spannung und V₃₂ ist

die Steuerelektroden von P32 und N32 zugeführte Spannung. 30

In Fig. 2 ist ein programmierbares Verknüpfungsglied dargestellt, dessen Schaltung gegenüber der der Fig. 1 so abgewandelt worden ist, daß die Programmierspannungen über die gleichen Leitungen zugeführt werden können, die auch für die übertragung der logi-

sehen oder binären Signale dienen, wie es oft auch bei bekannten

programmierbaren Schaltnetzen der Fall ist. Fig. 3 zeigt eine Abwandlung des Schaltnetzes gemäß Fig. 2, bei der jede Reihenschaltung aus einem FET mit festen Vs und einem GIMOS-FET mit schwimmendem Gate_s das symmetrisch über den Kanal zwischen Source und Drain-Zone angeordnet ist, durch das elektrische Äquivalent ersetzt ist, nämlich einen einzigen GIMOS-FET mit schwimmendem Gate, das über dem Kanal unsymmetrisch zwischen Source- und Gate-Zone so angeordnet ist,, daß es nur eine dieser Zonen überlappt, z.B., wie dargestellt, die Source-Zone, wie es z.B. in der oben erwähnten US-Zone PA 181 662 beschrieben ist. Homologe der programmierbaren Schaltnetze gemäß Fig. 1, 2 und 3, bei denen die p-Kanal-FET durch n-Kanal-FET entsprechender Typen ersetzt sind, und die Polaritäten der Speisespannungen dementsprechend umgekehrt sind, sodaß Positivlogik-NOR-Glieder oder Negativlogik-NAND-GLieder entstehen, sind selbstverständlich ebenfalls möglich.

Wer mit der Konstruktion von COSMOS-Schaltnetzen vertraut ist, weiß, daß eine Anordnung individueller NAND- und NOR-Glieder, die zu einer Parallel-Reihen-Schaltung verbunden sind, normalerweise auf eine einfachere Schaltung reduziert werden kann, bei der die NAND- und NOR-Verknüpfungen nicht länger bestimmten individuellen Gruppen von Einrichtungen zugeordnet werden können. Die Erfindung ist auch auf solche Schaltnetze ebenso wie auf programmierbare Einfach-Mehrfach-Eingang-Verknüpfungsglieder oder Schaltnetze anwendbar. Eine generelle Beschreibung der diesbezüglichen Maßnahmen ist schwierig und mühevoll, so daß hier nur ein spezielles Beispiel für den Entwurf eines solchen Schaltnetzes erläutert werden wird. Aufgrund dieser Erläuterung sollte ein mit der Konstruktion von Schaltnetzen vertrauter Durchschnittsfachmann ohne Schwierigkeiten in der Lage sein_D die Erfindung ganz generell auf solche Schaltungen anzu-

AIs erstes muß eine allgemeine Boole'sche oder Schaltfunktionsgleiehung aufgestellt werden, von der man aus Erfahrung weiß, daß sie komplex genug ist, um alle gewünschten Programmieralternativen

zu liefern. Als spezielles Beispiel sei die folgende Verknüpfungsgleichung als allgemeine Schaltfunktionsgleichung gewählt:

T₀ = [I₇J · [CTg)₊(I₅ · I₄)]

Die Form dieser Schaltfunktionsgleichung, bei der alle Eingangssignale überstrichen oder "niedrig" sein müssen, um ein "hohes" Ausgangssignal zu ergeben, zeigt dem mit dem Entwurf von COSMOS-Schalt-

-Q netzen vertrauten Fachmann, daß mit nur einen niedrigen Wert aufweisenden Eingangssignalen das äquivalente nichtprogrammierbare COSMOS-Schaltnetz ein Netzwerk hoher Leitfähigkeit zwischen den Klemmen V'+ und A sowie ein Netzwerk hoher Impedanz zwischen den Klemmen A und V- enthalten sollte. Das Netzwerk hoher Leitfähigkeit

₁₍- kann dann p-Kanal-FET, die in den Kurzschlußzustand durchgeschaltet sind, enthalten und das Netzwerk hoher Impedanz kann n-Kanal-FET enthalten, die in den Sperrzustand geschaltet sind. In der Verknüpfungsgleichung sind die Klammern in etwas unüblicher Weise so gesetzt, daß jeder Term eine UND- oder ODER-Verknüpfung mit einem

2Q Term, der in einer Klammer der gleichen Ordnung steht, bildet, hierdurch soll die Anwendung der folgenden Regeln vereinfacht werden: Für Netzwerke hoher Leitfähigkeit bedeuten die UND-Terme einer Verknüpfungsgleichung Reihenschaltungen von durchgeschalteten Schaltele-/ und die ODER-Terme Parallelschaltungen von durchgeschalteten Schaltelementen. Für die Netzwerke hoher Impedanz bedeuten die UND-Terme einer Verknüpfungsgleichung andererseits Parallelschaltungen von gesperrten Schaltelementen und die ODER-Terme Reihenschaltungen von gesperrten Schaltelementen.

3Q Wendet man die erste dieser Regeln auf die gewählte Verknüpfungsgleichung an, so erfordert die UND-Verknüpfung von T* und T₅ in dem in Fig.4 dargestellten konventionellen nichtprogrammierbaren COSMOS-Verknüpfungsglied eine Reihenschaltung der durchgeschalteten p-Kanäle der FET P41 und P51. Die ODER-Verknüpfung von (T_g) mit (Tg · Τ*) erfordert eine Parallelschaltung des p-Kanals des FETs P61 mit dieser Reihenschaltung. Die UND-Verknüpfung des Verknüpfungs-

HÖH

■] terms- ' [(Tg)⁺(^ * I4)] , der der resultierenden Parallel-ReihenschäTtung zugeordnet ist und der Term [LJ erfordern, daß die ParaVTei-Reihenschaltung mit dem p-Kanal eines weiteren FET P71 in Reihe geschaltet wird. Die Steuerelektroden von P41, P51, P61 und τ Ρ7Ϊ sind mit Eingangsklemmen E4, E5, E6 bzw. E7 verbunden, denen die binären Positiv-Logik-Eingangssignale I₄, I₅, I_g bzw. I₇ zugeführt sind, die den Leitungszustand der betreffenden Transistoren steuern.

^]r' Aufgrund der Anwendung der zweiten Regel auf die gewählte allgemeine Verknüpfungsgleichung erfordert die UNÖT-Tferknüpfung von T. und T₅ eine Parallelschaltung der nichtleitenden η-Kanäle von FET's N41 und N51, Die ODER-Verknüpfung von (T_ß) mit (T₅ · T₄) erfordert eine Reihenschaltung des η-Kanals des FET's N61 mit dieser Parallelschaltung. Die UND-Verknüpfung im TermfOg)⁺ Ö5 ° I4)] die der resultierenden Serien-Parallel-Schaltung zugeordnet ist und der Term tXji erfordern» daß der Reihen-Parallelschaltung der η-Kanal eines weiteren FET N71 parallel geschaltet wird. Die Steuerelektroden von N4t, NSI, N61. und N71 sind mit den Eingangsklemmen I₄₅ I₅, I₆ bzw.I₇ ^: verbunden„ denen binäre- Positiv-Logik-Eingangssignale I₄, I₅₅ ig bzw. I₇ zum Steuern des Leitungszustandes der betreffenden Transistoren zugeführt sind.

Fig. 5 zeigt den ersten Schritt bei der Umwandlung des nicht pro-25.<3 grammierbaren Schaltnetzes gemäß Fig. 4 in ein programmierbares Schaltnetz gemäß der Erfindung, Die Schaltvorrichtungen, die wan -rend der Prograeierung des Schaltnetzes für den Kurzschluß bzw. das Klemmen von Schaltungspunkten benötigt werden, sind der Übersichtlichkeit halber weggelassen worden. Bei den Reihen- und Parallelschaltungen von Transistören, die im folgenden beschrieben werden,, handelt ©s sich, genauer gesagt_s um die Reihen- und Paral-Ie!schaltungen der Stromkanäle dieser Transistoren₅ soweit nicht ausdrücklich etwas anderes gesagt wird.

ο -ι ·' ο / ι π
ο ι ^!4 U 4 Iu

Die unter Bezugnahme auf die Fig. 1, 2 und 3 beschriebenen NAND- und NOR-Glieder stellen eine degenerierte Form der allgemeinen Klasse von Schaltnetzen dar, die nun beschrieben wird, und man könnte bei ihrer Betrachtung dazu verleitet werden, irrtümlich anzunehmen, daß die Regel für die Konstruktion komplizierterer Schaltnetze darin bestände, jeder Parallelschaltung von Verknüpfungs-FET's einen GI-MOS-FET gleichen Leitungstyps in Reihe zu schalten und jeder Reihenschaltung von Verknüpfung-FET's einen GIMOS-FET gleichen Leitungstyps parallel zuschal ten, sowie die Steuerelektroden der GIMOS-FET-1Q Paare entsprechend denen der Verknüpfungs- FET-Paare zu schalten, die durch sie gesteuert werden. Die wirklichen Regeln sind etwas komplexer.

Die GIMOS-FET sind den Verknüpfungs-FET nicht einfach auf einer entsprechenden Basis zugeordnet, sondern vielmehr auf einer entsprechenden Basis sowohl der Verknüpfungs-FET als auch der Schaltnetz-Zweige, in denen sie angeordnet sind. Dies führt zu den folgenden drei Regeln für die Herstellung eines programmierbaren Schaltnetzes aus der für die Realisierung der komplexesten Schaltnetzgleichung verwendeten COSMOS-Schaltung:

Regel I: Jedem logischen oder Verknüpfungs-FET und jeder Parallel-Kombination von Schaltungszweigen in Reihe mit einem Verknüpfungs-FET oder einer Parallel kombination von Schaltungszweigen soll ein GIMOS-FET zu Programmierungszwecken parallel geschaltet werden.

Regel II: Jedem Verknüpfungs-FET und jeder Reihenkombination von Schaltungszweigen, die in einer Paralellschaltung mit einem Verknüpfungs-FET oder einer Reihenschaltung von Schaltungszweigen liegen sollen, soll ein GIMOS-FET zur Programmierung in Reihe geschaltet werden und die resultierenden Reihenschaltungen sollen stattdessen parallel geschaltet werden.

Regel III: Die Steuerelektroden der GIMOS-FET, die dual sind, soweit es die Admittanz und Impedanz in ihren jeweiligen Netzwerken,

* die die Klemme A selektiv mit den Klemmen V+ bzw. V- verbinden, betrifft» werden miteinander verbunden, so daß ihnen die Programnrierungsspannung über die gleiche Leitung zugeführt wird.

j. Wenn man die Schaltungsanordnung gemäß Fig. 4 gemäß diesen Regeln in die gemäß Fig, 5 umsetzt, werden P41 und P51, die in einer Reihenschaltung mit einem anderen FET (d.h. miteinander) liegen, also mit dem p-Kanal-GIMOS-FET P42 bzw. P52 parallel geschaltet. N41 und N51 liegen in einer Parallelschaltung mit einem anderen FET (d.h.

IQ miteinander, sie werden also mit p-Kanal-GIMOS-FET N42 bzw, N52 in Reihe geschaltet und diese Reihenschaltungen werden dann parallelgeschaltet. P42 und N42 sind dual, P42 ist ein Reihenimpedanzelement und N42 ein Parallelkonduktanzelement, so daß ihre Steuerelektroden mit der gleichen Programmierungsleitung verbunden werden, die zu einer Klemme PR4 führen. In entsprechender Weise sind P52 und N52 dual und ihre Steuerelektroden werden mit der gleichen Programmierungsleitung und einer Klemme PR5 verbunden.

Die Reihenschaltung aus P41 und P51 in Fig. 4 liegt mit FET P61 parallels so daß die Regel Ii anzuwenden ist, die fordert, daß der Reihenschaltung aus P41 und P51 ein p-Kanal-GIMOS-FET 82 in Reihe geschaltet wird und ein p-Kanal-GIMOS-FET P62 in Reihe mit FET P61 (Fig. 5) eingesetzt wird. Die Parallelschaltung N41 und N51 in Fig„4 liegt in Reihe FET N61, so daß gemäß Regel I ein n-Kanal~GI-MOS-FET N82 der Parallelschaltung parallelgeschaltet wird und N61 ein η-Kanal-GIMOS-FET N62 parallelgeschaltet wird. P62 und N62 sind duale Komponenten, so daß ihre Steuerelektroden an die gleiche Programmierungsleitung angeschlossen werden, die zu einer Klemme PR6 führt, P82 und N82 sind dual und mit ihren Steuerelektroden an eine Klemme PR8 angeschlossen.

P71 liegt in Reihe mit der Parallelschaltung der anderen oben beschriebenen p-Kanal-FET, so daß sie mit einem p-Kanal-GIMOS-FET P72 bzw. P92 überbrückt (parallelgelegt) werden. In Fig. 4 liegt N71 parallel zur Reihenschaltung der anderen oben erwähnten n-Kanal-FET_s so daß sie in Fig. 5 mit einem η-Kanal-GIMOS-FET N72

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^ bzw. N92 in Reihe geschaltet werden, bevor sie parallel geschaltet werden. P72 und N72 sind dual, so daß ihre Steuerelektroden mit einer gemeinsamen Klemme PR7 verbunden werden. P92 und N92 sind dual und mit ihren Steuerelektroden an eine Klemme PR9 angeschlossen.

Soweit beschrieben, erfordert das programmierbare Schaltnetz sechs Programmierungsleitungen, die über die Programvierungsklemmen PR4, PR5, PR6, PR7, PR8 und PR9 zugänglich sind. Es ist wünschenswert, die Anzahl der für ein Schaltnetz erforderlichen Programmierungsleitungen, falls möglich, auf die Anzahl der.logischen oder Binarsignal-Eingangsklemmen zu reduzieren, so daß ein Zugang zu den Programmierungsleitungen über die Binärsignal -Eingangsklemmen möglich ist und keine eigenen Programmierungsklemmen benötigt werden. Ein erster Schritt in dieser Richtung besteht darin, nach einer Programmierungsredundanz zu suchen und dies kann, insbesondere bei einfacheren Schaltnetzen, durch eine Betrachtung der Schaltung yeschehen. Betrachtet man beispielsweise Fig. 5, so sieht man sofort, daß P92 und N92 überflüssig sind. Der durch P92 bewirkte Kurzschluß kann durch gleichzeitiges Durchschalten von P42, P52 und P82 erreicht werden. Die Unterbrechung durch N92 kann durch gleichzeitiges Sperren von N42, N52 und N82 bewirkt werden.

Durch einiges Nachdenken wird man zu dem Ergebnis kommen, daß die Oberflüssigkeit von P92 und N92 zeigt, daß die Regeln I und II für die Konstruktion des programmierbaren Schaltnetzes etwas allgemeiner sind als sie zu sein brauchen. Es gibt zwei Zusätze zu den Regeln I und II die bei gleichzeitiger Anwendung eine anschließende Reduzierung des Schaltnetzes überflüssig machen, nämlich: 30

Zusatz zu Regel I: Regel I gilt nicht für Reihenschaltungen einer Mehrzahl von Parallelkombinationen.

Zusatz zu Regel II: Regel II' gilt nicht für Parallelschaltungen einer Mehrzahl von Reihenschaltungen.

Für den zweiten Schritt zur Reduzierung der Anzahl der für die Pro-

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1Q7 gramrnierung des Schaltnetzes erforderlichen Leitungen werden die Grlin-4; dt rekapituliert, die das Einsetzen von P82 und N82 in das Schalt- _ netz gema'ß Fig. 5 notwendig machten. P82 ist in die Schaltung einge-

,.,fügt, um einen Kurzschluß des P61 und P62 enthaltenden Zweiges zu vermeiden, wenn P42 und P52 beide in den durchgeschalteten Zustand ,^.programmiert werden, und N82 wurde in die Schaltung eingefügt, um

eine Unterbrechung des Anschlusses der Source von N61 zu verhindern, '"■; wenn sowohl N42 als auch N52 in den Sperrzustand programmiert werden.

Die Programmierungsbedingung, die zu'Schwierigkeiten führt, be-10^i!! steht in dem Anlegen von Signalen niedrigen Wertes an die verbundenen Steuerelektroden von P42 und N42 sowie die verbundenen Steuer-

elektroden von P52 und N52. Wenn P82 durch ein programmierbares '..,.; Schaltglied ersetzt werden könnte, das nur für diese Programmierungsbodingung gesperrt werden kann, und wenn N82 durch ein programmier-

15- ■ bares Schaltglied ersetzt werden könnte, das nur durch diese Programmierungsbedingung durchgeschaltet wird, könnten diese beiden SchaTtglleder, die P82 und N82 ersetzen, über die gleichen Leitungen programmiert werden wie P42, N42 und P52, N52. Ein programmierbares ODER-Glied in Negativlogik, d.h. zwei parallel geschal tete n-

20;,,„.Kanal-GIMOS-FET N84 und N85, ist also der geeignete Ersatz für P82. Der geeignete Ersatz für N82 ist ein programmierbares NegativTogik- ;,_:-UW-GIied, d.h. zwei in Reihe geschaltete p-Kanal-GIMOS-FET P84 und P85.

'.Oi i

Fig. β zeigt das resultierende programmierbare Schaltnetz, bei dem -"die Programmierungsleitungen, die in Fig.4 über die Klemmen PR4,PR5, PR6 und PR7 herausgeführt sind, stattdessen nun über die Binärsignal -

"Eingangsklemmen E4, E5, E6 bzw. E7 herausgeführt sind. Während der .,^Programmierung schließen die p-Kanal-FET P49, P59, P69 und P79 unter Steuerung durch einen der Klemme "ST zugeführten Spannungsimpuls den r;πjeweils mit ihrem Drain verbundenen Schaltungspunkt mit der Klemme V¹+ kurz. Dieser Impuls ist bezüglich der Spannung an der Klemme V+ um einen Betrag negativ, der größer als die Schwellenspannungen Vs vom P49_S P59, P69 und P79 ist. Während der Programmierung schließen die 35

η-Kanal-FET N89 und N99 unter Steuerung durch einen der Klemme S' zugeführten Spannungsimpuls die jeweils mit ihrem Drain verbundenen Schaltungspunkte mit der Klemme V- kurz. Dieser Impuls hat bezüglich der Spannung an der Klemme V eine positive Richtung und ist dem Betrag nach größer als die Schwellenspannung Vs von N89 und N99.

In Fig. 7 ist ein prograammierbares Schaltnetz dargestellt, das gegenüber dem der Fig. 6 durch Ersatz von*N41 und N42 durch einen ein- zigen n-Kanal-FET N43 mit einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate und durch Ersatz von N51 und N52 durch einen einzigen N-Kanal-FET N53 mit einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate und durch Ersatz von P61 und P62 durch einen einzigen p-Kanal-FET P63 mit einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate, sowie durch Ersatz von N71 und N72 durch einen einzigen n-Kanal-FET N73 mit einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate abgewandelt worden ist.

Die Verknüpfungen, die mit den programmierbaren Schaltnetzen gemäß Fig. 6 und 7 realisiert werden können, sind unten tabellarisch aufgeführt. Der Programmierungscode enthält als Bits V.₂, ^52· ^g? ^und ^72* ^42' ^52' ^62 ^un(* ^72 ^s^^nd ^^e Programmierungsspannungen an den Binärsignal-Eingangsklemmen E4, E5, E6 bzw. E7. Eine Eins im Pro grammierungscode bedeutet, daß die vorangegangene jeweilige Pro grammierungsspannung V₄₂. V₅₂ oder V₇₂ "niedrig" war; eine Null im Programmierungscode bedeutet, daß diese Programmierungsspannung "hoch" war. Der Fall, daß V_g2 im Programmierungscode eine Eins ist, bedeutet, daß die vorherige Programmierungsspannung "hoch" war, eine

Null bedeutet, daß die "niedrig" war.

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■-23-

Programmferungs-

DurchgeschaTtete Gesperrte Verknüpfungs-6IMQS-FET eiMOS-FET Funktion

0000	*Si:!»'""¹**	,f'72,	1'42,1'52,NW, ■ IW, PiIS-	I'72	'C	,r'y'H,;·«!,".,'!
0001	Ν42,Ν52,Ι'ί*2₍ NM ,.N85	, Ν72	I'<!4'p85' . "'	NU	T
0010	N42.N52/ITO2 N84,N85	,.P72	P42,P52,PG2,	P72	T
0011	N84,'.Wö' '.'	N72	PH4,'p85'	N72	T	■r^
0100 '	N42,P52,P62,	P72	P42,N52,N(i2, P84, Ν85	f'72	T	-r ¹T⁺¹¹C''-ι¹
OlÖi	Ν42,Ρ52,Ρ62, N84;P8iJ	,N12	P42,N52,N(i2, P84,N85	N72	T
01IO		, Ρ72	P42,N52,P(»2, P84,N85	P72	T
OHI	N42,P52,Nf>2, NM, P85	N72,	Ρ84^ΙΜ85.'	N72	^T
1000	P42,N&2,P&2, PM4/JW»	P72	Ν42,Ρ52,Νίι2, N84,P»5	P72	T	_(ri_/(i_ß.\|,)
1001	P42_/N5_s2,Pfi2, P84.N85	,N72	N42,P52,N(>2, N84.P85	N Vl	T
1010	P42₍N52,NG2₍ P84.N85	,P72	N42,P52,P62, N84,P85	PTl	T
1011	P84'n85.'-'	N 72	N42,f?52,P(i2, N84,P85 ,_	N72	T
HOO	P42,P52,P62, P84,P85'^!	P72	N42,N52,N62, N84,Ν85	,P72	T	12"V¹C
ITOl	P42,P52,P62_/ ■· P84-,P85	N72	N84,'n85'	,N72	T
TIlO.	P42,P52,N62; P84.P85	F72	N42,N52_/P62, N84,N85	P72	T
ΠΙ Ι;	PM', Ρ8Γ)	N42,N52,P(j2, N84, N85 ·	N 72		irr⁰

3H84 10.

Wenn der mit der Informationsverarbeitung vertraute Fachmann die verschiedenen programmierbaren Schalt- oder Verknüpfungsfunktionen betrachtet, die aus T_n abgeleitet werden können, wird er die nötige Erfahrung gewinnen, um eine Funktionsgleichung Τη aufstellen zu können, die genügend allgemein ist, um alle Vejknüpfungsfunktionen zu erhalten, die programmierbar sein sollen. Generell soll T₀ so gewählt werden, daß man alle Verknüpfungen, die programmiert werden sollen, erhalten kann, indem man in T^ bestimmte binäre Eingangsgrößen wegläßt.

Die oben in Verbindung mit der Entwicklung der programmierbaren Schaltnetze gemäß Fig. 6 und 7 erläuterten Prinzipien lassen sich auf noch kompliziertere programmierbare Schaltnetze erweitern, wobei selbstverständlich die Komplexität der programmierbaren Schiltg.ieder zunimmt, mit denen verhindert wird, daß das gleichzeitige Wegprogrammieren einer Mehrzahl von nichtgewünschten logischen oder binären Variablen nebenbei und in unerwünschter Weise auch ein Wegprogrammieren einer benötigten binären Variablen verursacht.

Hinsichtlich des programmierbaren ODER-GLiede^s> das die n-Kanal-GIMOS-FET N84 und N85 enthält, sei noch folgendes bemerkt: Als erstes beachte man, daß diese'GIMOS-FET (obwohl sie als binäre und nicht als lineare Bauelemente betrieben werden) als Source-Folger, d.h. in Drain-Schaltung arbeiten. Normalerweise werden nichtprogrammierbare FET in COSMOS-Schaltnetzen nicht als Source-Folger betrieben, da die Source-Gate-Offsetspannung V_ßS, die aufrechterhalten werden muß, um die Anreicherungs-FET jeweils durchgeschaltet zu halten, verhindert, daß die Source des Transistors mit dem Drain geklemmt oder kurzgeschlossen wird (und dementsprechend verhindert, daß die Binärsignäil-AusgangskTemme auf die Speisespannung heruntergezogen wird.) Die GIMOS-FET des beschriebenen ODER-GLiedes befinden sich jedoch, wenn sie für ein Durchschalten oder einen Kurzschluß programmiert sind, in einem Zustand, in dem sie im Verarmungsbetrieb arbeiten, wobei die schwimmenden Gate-

potentiale von N84 und N85 nach der Programmierung in den durchgeschalteten Zustand wesentlich positiver bleiben als die positive Speisespannung an der Klemme V+. Die Source von N84 und N85 kann daher auf die Spannung des jeweiligen Drains geschaltet oder geklemmt werden.

Das Kurzschließen oder Klemmen, das mit im Verarmungsbetrieb arbeitenden Feldeffekteinrichtungen möglich ist,kann in den programmierbaren Verknüpfungsgliedern und Netzwerken noch auf andere Weise ausgenutzt werden. Es ermöglicht im Schaltnetz die Position der Kanäle eines η-Kanal- und p-Kanal-Paares von FET mit programmierbarem Vs und miteinander verbundenen Steuerelektroden zu vertauschen. Eine solche Vertauschung beeinflußt die Programmierbarkeit des Schaltnetzes dahingehend, daß die Polarität der Programmierungsspannung, die zur Einstellung eines gegebenen Programmes angelegt werden muß, umzukehren ist. Außerdem neigen die Spannungen V¹+ und V- dazu, der Programmierungsspannung entgegenzuwirken anstatt sie zu unterstützen, so daß es erforderlich sein kann, die Amplitude der Programmierungsspannung zu erhöhen. Wenn jedoch zwei verschiedene logische oder bi- näre Ausgänge von gemeinsamen Eingangsklemmen oder Programmierungsleitungen gleichzeitig zu programmieren sind, kann diese Technik mit Vorteil verwendet werden.

Man beachte, daß in allen bisher beschriebenen Schaltungen das feste Klemmen oder Kurzschließen der Source- und Drainspannungen in den GIMOS-FET, wenn diese für einen Kurzschluß oder durchgeschalteten Zustand programmiert werden, mit Vorteil ausgenutzt wird. Diese Eigenschaft ist es, welche die Einrichtungen oder Komponenten programmierbarer Leitfähigkeit daran hindert, Offsetspannungen oder Spannungsabfälle einzuführen, die die komplementäre Symmetrie der Leitungseigenschaften der Verknüpfungs-FET mit festem Vs stören würde, Die GIMOS-FET mit programmierbarem Vs ändern die Störungsunempfindlichkeit der COSMOS-Verknüpfungsglieder oder Schaltnetze praktisch nicht. Das heißt also, daß die mittleren Spannungswerte, bei denen die p-Kanal·- und die η-Kanal-COSMOS-FET ihre prinzipielle Rolle hinsichtlich der Leitung ändern, durch die FET mit programmierbarem

Vs nicht nennenswert beeinflußt wird, so daß die komplementäre Symmetrie der Leitungseigenschaften durch bewährte Halbleiterfabrikationsverfahren erhalten werden kann.

Hinsichtlich der Schaltung des ODER-Gliedes mit den FET N84 und N85 ist ferner noch ungewöhnlich, daß es ein programmierbarer Schalter ist, der ausschließlich für sich eine logische oder Verknüpfungsfunktion mit den Programmbefehlen durchführt, indem er unter Steuerung durch mehrere Eingangssignale und·nicht nur durch ein einzelnes Eingangssignal programmierbar ist. Ein solcher programmierbarer Schalter ist nicht nur in programmierbaren Verknüpfungsgliedern und Schaltnetzen von Nutzen, sondern auch in anderen Schaltungen. Beispielsweise kann man solche programmierbaren Schaltungen dazu verwenden, einfachere FET-Schalter in Stromspiegelverstärker mit Stromverstärkungsfaktoren, die durch selektive Verbindungen durch Schalter programmierbar sind, zu ersetzen, wie es in der US-PS 40 64 506 beschrieben ist. Diese Schalter können auch zur Steuerung von Rechenoperationen (Multiplikation, Division, Wurzelziehen, Potenzieren usw.) verwendet werden, die unter Ausnutzung des logarithmischen Vernal-

™ tens von Bipolartransistoren verwendet werden, um nur noch ein weiteres Beispiel für die Nützlichkeit dieser Schaltglieder zu geben.

Wenn hier und in den Ansprüchen einzelne Feldeffekttransistoren (FET) erwähnt werden, so soll sich dieses in erster Linie auf die Funktion dieser Bauelemente beziehen und auch Fälle umfassen, bei denen zwei FET einen gemeinsamen Kanal und verdrahtete GATE-Strukturen aufweisen.

a?

Leerseite

Claims

Programmierbare Verknüpfungsschaltung

tÖ

Patentansprüche

(j/ Programmierbare Verknüpfungsschaltung mit einer ersten und einer zweiten Speisespannungsklemme (V+, V-), einer Ausgangsklemme (A), die wahlweise über eine erste Reihenschaltung, die die Hauptstromstrecken einer Mehrzahl von Transistoren (NII, N21, N31; P41, P51) eines ersten Leitungstyps enthält, an die erste Speisespannungsklenene oder über die Hauptstromstrecken einer jeden gleichzahligen

■'jh

,Mehrzahl von Transistoren (PII₁ P21, P31; P13, P23, P33; N41, N31) eines zweiten, zum ersten Leitungstyp komplementären Leitungstyps

an die zweite Speisespannungsklemme anschließbar ist, und einer ;^;iiMehfzahl von Eingangsklemmen (E1 bis E3; E4 bis E7), die jeweils mit den Steuerelektroden eines entsprechenden Transistors jeder " Mehrzahl von Transistoren verbunden sind, dadurch gek e η η ζ e i c h η e t, daß die Verknüpfungsfunktion der Ver- _ knüpfungsschaltung dadurch elektrisch programmierbar ist, daß min- '' '"'"* ein Paar von Transistoren ( P12, N12; P13, N12; P42, N43; N42; P41, N43; usw. ), die jeweils eine elektrisch program-

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POSTSCHECK MÖNCHEN NH, 69148-800

BANKKONTO HYPOBANK MÖNCHEN IBLZ 700 SOO 401 KTO.

SWIFT HYPO OB MM

mierbare Schwellenwertspannung zwischen einer Steuerelektrode und einer der· die Enden des Hauptstromweges bildenden Elektroden aufweisen, vorgesehen ist; daß die Hauptstromstrecke des ersten Transistors (z.B. N12) jedes Paares in einer Parallelschaltung zu einem Transistor (N11; P41) der den ersten Leitungstyp angehörenden Mehrzahl von Transistoren liegt, während die Hauptstromstrecke des zweiten Transistors (z.B. P12) jedes Paares in einer weiteren, zwischen die Ausgangsklemme (A) .und die zweite Speisespannungsklemme (V+) geschalteten Reihenschaltung mit der Hauptstromstrecke desjenigen Transistors (P11) der Mehrzahl von Transistoren des zweiten Leitungstyps liegt, dessen Steuerelektrode mit der gleichen Eingangsklemme (z.B. E1) verbunden ist, wie die Steuerelektrode des Transistors (N11) des ersten Leitungstyps, dessen Hauptstromstrecke die des ersten Transistors (N12) des betreffenden Paares parallel geschaltet ist.
2. Verknüpfungsschaltung nach Anspruch 1, gekennzeichnet durch elektrisch steuerbare Spannungsklemmvorrichtungen (N19, N29, N39; P49, P59, P69, P79; P47, P57, P67, P77), die unter Steuerung durch ein Programmier- oder Schreibsignal (S) selektiv mindestens eines der Enden der Hauptstromstrecken der Transistoren, die elektrisch programmierbar sind, aber mit keinem Ende ihrer Hauptstromstrecke direkt an die erste oder zweite Speisespannungsklemme angeschlossen sind, an eine dieser Speisespannungsklemmen anzuklemmen gestatten.
3. Verknüpfungsschaltung nach Anspruch 1 oder 2, dadurch gekennzei chnet, daß die Steuerelektroden entsprechender Transistoren jedes Paares mit elektrisch programmierbaren Stromstrecken des ersten und des zweiten Leitungstyps miteinander verbunden sind.
4. Verknüpfungsschaltung nach Anspruch 3, dadurch gekenn ζ e i c h η e t, daß die Steuerelektroden jedes Paares von Transistoren mit elektrisch progammierbaren Schwellenwertspannungen mit einer entsprechenden Eingangsklemme verbunden sind. 5
5. Verknüpfungsschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine weitere Eingangsklemme (E6); ein Paar weiterer Transistoren (P61, N61) mit komplementären Leitungstypen und festen Schwellenwertspannungen, und ein weiteres Paar von Transistoren (P62, N62) mit komplementären Leitungstypen und elektrisch programmierbaren Schwellenwertspannungen, deren Steuerelektroden alle mit der weiteren Eingangsklemme (E6) verbunden sind, wobei die Hauptstromstrecken derjenigen Transistoren (P61j, P62) die dem ersten Leitungstyp angehören, in einer Reihenschaltung zwischen der ersten Speisespannungsklemme (V+) und der Ausgangsklemme (A) liegen, und die Hauptstromstrecken der Transistoren (N61, N62). die dem zweiten Leitungstyp angehören, in einer weiteren Parallelschaltung liegen,^{we1che all}en weiteren Reihenschaltungen (von N41 und N42, von N51 und N52) gemeinsam ist; ferner durch zusätzliche Transistoren (P84, P85) des ersten Leitungstyps, die elektrisch programmierbare Schwellenwertspannungen haben und mit ihren Steuerelektroden jeweils mit der gleichen Eingangsklemme (E4, E5) verbunden sind, wie die Steuerelektrode eines jeweils entsprechenden der Transistoren (N42, N52)', die dem zweiten Leitungstyp angehören» eine programmierbare Schwellenwertspannung in einer entsprechenden weiteren Reihenschaltung und Hauptstromstrecken in einer noch weiteren Reihenschaltung, die denjenigen Teilen der weiteren Reihenschaltungen mit Ausschluß der zweiten Parallelschal-

aufweisen ·
tung parallel liegen, _und durch noch weitere Transistoren (N84, N85), die den zweiten Leitungstyp angehören, elektrisch programmierbare Schwellenwertspannungen haben und deren Steuerelektroden jeweils mit der gleichen Eingangsklemme (E4, E5) verbunden ist, wie die Steuerelektrode eines jeweils entsprechenden der Transistoren (P41, P51) in der ersten Reihenschaltung, und mit Hauptstromstrecken in einer noch weiteren Parallelschaltung, die in der ersten Reihenschaltung enthalten ist»

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6. Programmierbares elektrisches Netzwerk aus miteinander verbundenen; nicht programmierten Elementen (P41, P51) und Schaltelementen (N62) mit programmierter Leitfähigkeit, welche eine selektive Verbindung eines entsprechenden Paares von Schaltungspunkten (-V, A) gestatten und durch ei?y? Mehrzahl von Programmspannungsbits

programmierbar sind, dadurch gekennzeichnet, daß die Elemente mit programmierter Leitfähigkeit eine Mehrzahl
von Transistoren (N62, P84, P85) mit programmierbarer Schwellwertspannung umfassen, die als Verknüpfungsschaltung für Programm!erbefehle mit entsprechenden Steuerelektroden zum Empfang entsprechender Programmspannungsbits (E4, E5, E6) und mit entsprechenden Kanälen geschaltet sind, die ein wahlweises Verbinden eines entsprechenden Paares von Schaltungspunkten gestatten.