DE3603953C2 - Gate-Array-Halbleiteranordnung in CMOS-Technologie - Google Patents

Gate-Array-Halbleiteranordnung in CMOS-Technologie

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Description

Die Erfindung betrifft eine Gate-Array-Halbleiteranordnung in CMOS-Technologie.
In der Druckschrift EP 01 19 059 A2 ist eine Halbleiteranordnung beschrieben, welche bei Kombination von Einzeldarstellungen in den Abbildungen ein Gate-Array mit den Merkmalen (a) bis (f) von Patentanspruch 1 ergibt, allerdings mit der Abweichung, daß die dort paarweise vorgesehenen Regionen vom ersten bzw. zweiten Leitungstyp von den Gate-Elektroden nicht überbrückt sind. Die dort ausgebildeten Transistoren haben relativ große Abmessungen, was die Verwendung der Schaltungsanordnung als analoge Schaltung erschwert.
Eine Gate-Array-Halbleiteranordnung mit den Merkmalen (a) bis (f) von Patentanspruch 1, jedoch ebenfalls ohne dessen Merkmal (h), ist in der prioritätsälteren, aber nicht vorveröffentlichten Druckschrift EP 01 50 423 A2 beschrieben.
Schließlich offenbart die Druckschrift JP 57-176756 (A) eine Halbleiteranordnung eines anderen Aufbaus, bei dem eine Zelle aus vier ersten MOS-Transistoren mit einem Kanal vom ersten Leitungstyp und mit einer gemeinsamen Gate-Elektrode und aus vier zweiten MOS-Transistoren mit einem Kanal vom zweiten Leitungstyp und mit einer gemeinsamen Gate-Elektrode gebildet sind, wobei die der Zelle benachbarten Gate-Elektroden an Sperrpotentiale angelegt werden. Eine derartige herkömmliche Halbleiteranordnung ist im folgenden anhand von Fig. 1 und 2 näher beschrieben.
Wie Fig. 1 zeigt, umfaßt dort eine Zelle 30, die von einer gestrichelten Linie umgeben ist, Gate-Regionen 31a und 31b sowie Regionen 32a vom p-Typ und Regionen 32b vom n-Typ, welche MOS-Transistoren bilden. Die Anzahl der p-Kanal- und n-Kanal-MOS-Transistoren in der jeweiligen Zelle 30 kann willkürlich gewählt werden. Das bedeutet, daß in dem dargestellten Fall, in welchem die jeweilige Zelle 30 aus vier Paaren von MOS-Transistoren gebildet ist, benachbarte Gate-Regionen 311a und 311b, die im wesentlichen identisch mit den Gate-Regionen 31a und 31b sind, jeweils mit einem positiven Quellenpotential und Massepotential verbunden werden, um MOS-Transistoren, welche die Gate-Regionen 311a und 311b aufweisen, abzuschalten bzw. zu sperren, wodurch die Zelle 30 von den umgebenden Regionen isoliert wird.
Fig. 2 zeigt eine Halbleiteranordnung, welche ein NOR-Tor mit vier Eingängen darstellt. Darin bezeichnen die Bezugszeichen 41 und 42 jeweils eine Aluminiumverdrahtung in der ersten und zweiten Schicht. Eingangssignale IN1 bis IN4 werden über die Aluminiumverdrahtung bzw. -leitung 42 in der zweiten Schicht zu den Gate-Elektroden 31a der p-Kanal-MOS-Transistoren und zur Gate-Elektrode 31b der n-Kanal-MOS-Transistoren übertragen. Über die Aluminiumverdrahtung 42 wird am Ausgangsanschluß OUT ein Ausgangssignal erhalten. Die elektrische Verbindung zwischen den MOS-Transistoren des obengenannten NOR-Tores wird durch die Aluminiumverdrahtung 41 in der ersten Schicht hergestellt. Das Bezugszeichen 51 bezeichnet Kontaktlöcher für die Verbindung zwischen der Aluminiumverdrahtung 41 in der ersten Schicht und der p-Typ- bzw. n-Typ-Regionen 32a und 32b, die in der Oberfläche eines Halbleitersubstrates ausgebildet sind. 52 bezeichnet Verbindungspunkte zwischen der Aluminiumverdrahtung 42 in der zweiten Schicht und den Gate-Regionen 31a und 31b. Die Aluminiumverdrahtungen 41 und 42 sind an einem Verbindungspunkt miteinander verbunden.
In der so gestalteten herkömmlichen Halbleiteranordnung können nur p-Kanal- und n-Kanal-MOS-Transistoren ausgebildet werden, die jeweils eine gewisse konstante Größe aufweisen. Dies mag hinnehmbar sein, wenn die Schaltungsanordnung als eine digitale Schaltungskomponente verwendet wird. Jedoch ist es bei einer Verwendung als analoge Schaltungskomponente wünschenswert, daß unterschiedlich große MOS-Transistoren vorhanden sind. Um bei dieser herkömmlichen Schaltungsanordnung trotzdem unterschiedlich große MOS-Transistoren zu bilden, können zwar an sich gleich große MOS-Transistoren in Parallel- oder Reihenschaltung miteinander verbunden werden. Jedoch wird dann die benötigte Fläche relativ groß. Zusätzlich entsteht das Problem von unerwünschtem Stromfluß.
Ausgehend vom Stand der Technik nach der eingangs genannten Druckschrift EP 01 19 059 A2 liegt der Erfindung die Aufgabe zugrunde, eine Gate-Array-Schaltungsanordnung zu schaffen, die auch als analoge Schaltung verwendet werden kann, ohne daß Transistoren mit relativ großen Abmessungen eingesetzt werden müssen.
Erfindungsgemäß wird diese Aufgabe mit den Merkmalen des Patentanspruchs 1 gelöst.
Die erfindungsgemäße Halbleiteranordnung weist den Vorteil auf, daß deren Transistoren relativ kleine Abmessungen aufweisen können, woraus sich eine kompakte und preiswerte Vorrichtung ergibt, die mit einem niedrigen Stromverbrauch auskommt. Sie eignet sich auch zur Verwendung als Analogschaltung.
Eine Weiterbildung des Gegenstandes von Patentanspruch 1 ergibt sich aus Patentanspruch 2.
Ausführungsbeispiele der Erfindung werden im folgenden anhand von Fig. 3 bis 9 der Zeichnungen näher beschrieben. Darin zeigen
Fig. 1 eine herkömmliche Halbleiteranordnung,
Fig. 2 ein NOR-Tor mit vier Eingängen, das mit einer herkömmlichen Halbleiteranordnung gemäß Fig. 1 gebildet ist,
Fig. 3 eine Ausführungsform der erfindungsgemäßen Gate-Array-Halbleiteranordung,
Fig. 4 die Schaltungsanordnung gemäß Fig. 3 im Schnitt längs der Linie IV-IV,
Fig. 5 die Schaltungsanordnung gemäß Fig. 3 im Schnitt längs der Linie V-V,
Fig. 6 die Schaltungsanordnung gemäß Fig. 3 im Schnitt längs der Linie VI-VI,
Fig. 7 ein NOR-Tor mit vier Eingängen, das mit einer erfindungsgemäßen Halbleiteranordnung gemäß Fig. 3 gebildet ist,
Fig. 8 eine Schaltung zur schematischen Darstellung einer Vorspannungsgeneratorschaltung als Beispiel einer analogen Schaltung und
Fig. 9 eine Vorspannungsgeneratorschaltung, die mit einer erfindungsgemäßen Halbleiteranordnung gemäß Fig. 3 gebildet ist.
Die in Fig. 3 bis 6 dargestellte erfindungsgemäße Gate-Array-Halbleiteranordnung, die in integrierter Bauweise gebildet ist, umfaßt ein n-Typ-Halbleitersubstrat 100, eine p-Typ-Wanne 102, welche in einem Bereich einer Hauptoberfläche des Substrates 100 ausgebildet ist, ein Paar von n-Typ-Regionen 32b1 und 32b2, die parallel zueinander in dem vorgenannten Bereich der Substratoberfläche ausgebildet sind, ein Paar von p-Typ-Regionen 32a1 und 32a21 die parallel zueinander und parallel zu den n-Typ-Regionen 32b1 und 32b2 außerhalb des vorgenannten, die p-Typ-Wanne 102 bildenden Bereiches der Substratoberfläche ausgebildet sind, mehrere Gate-Elektroden 31a, welche parallel zueinander und orthogonal zu den p-Typ-Regionen 32a1 und 32a2 angeordnet sind und diese Regionen überdecken und überbrücken, sowie mehrere parallele Gate-Elektroden 31b, die oberhalb und orthogonal zu den n-Typ-Regionen 32b1 und 32b2 angeordnet sind und diese Regionen überdecken und überbrücken. Die p-Typ-Regionen 32a1 und 32a2 enthalten Source- oder Draingebiete von p-Kanal-MOS-Transistoren. Die n-Typ-Regionen 32b1 und 32b2 enthalten Source- oder Draingebiete von n-Kanal-MOS-Transistoren.
Fig. 7 zeigt ein NOR-Tor mit vier Eingängen, das durch eine Schaltungsanordnung-nach Fig. 3 gebildet ist. Die Schaltungsanordnung nach Fig. 7 ist teilweise ähnlich aufgebaut wie die Schaltungsanordnung nach Fig. 2. Allerdings ist in Fig. 7 die Anzahl der Verdrahtungen 41 und der Kontaktlöcher 51 größer, um die paarweise vorgesehenen p-Kanal-MOS-Transistoren mit gemeinsamer Gate-Elektrode und die paarweise vorgesehenen n-Kanal-MOS-Transistoren mit gemeinsamer Gate-Elektrode miteinander zu verbinden. Zur Erläuterung des übrigen Aufbaus wird auf Fig. 2 verwiesen.
Anhand von Fig. 8 wird ein Beispiel für eine Anwendung der Schaltungsanordnung nach Fig. 3 zur Bildung einer logischen Schaltung beschrieben. Als Beispiel für eine derartige logische Schaltung dient eine Vorspannungsgeneratorschaltung.
In Fig. 8 bezeichnen T1 und T2 jeweils einen p-Kanal-MOS- Transistor und einen n-Kana L-MOS-Transistor.
Angenommen, daß
VTp = VTH des n-Kanal-MOS-Transistors T₁ ist,
VTn = VTH des n-Kanal-MOS-Transistors T₂ ist,
βp = der Leitfähigkeitskoeffizient von T₁ ist, und
βn = der Leitfähigkeitskoeffizient von T₂ ist,
können die wichtigen Charakteristiken dieser Vorspannungsgeneratorschaltung wie folgt ausgedrückt werden:
I₁ = (βp/2) (VDD-VO-VTp)², und
I₂ = (βn/2) (VO-VTn)²,
wobei I₁ und I₂ Ströme sind, welche jeweils durch den Transistor T₁ und T₂ fließen, und wobei VO und VDD jeweils eine Ausgangsspannung der Schaltungsspannung und eine Versorgungsspannung darstellen. Wenn gewünscht wird,
VTP = VTN = VTH
zu machen, um
VO = VDD/2
zu erhalten, ist es notwendig, daß
I1 = I2
und somit
βp = βn
ist.
Da jedoch in dem Falle einer Gategruppierung die Größe des n-Kanal-MOS-Transistors die gleiche ist, wie die des p-Kanal-MOS-Transistors, ist
βn = m × βp, 2 ≦ m ≦ 3
und zwar aufgrund der Differenz in der Mobilität zwischen Elektronen und Löchern.
Angenommen, daß
βn = 2 × βp
und daß die Größe des p-Kanal-MOS-Transistors eine Einheit ist, wird notwendigerweise die Größe des n-Kanal-MOS- Transistors 1/2.
Fig. 9 zeigt eine realisierte Vorspannungsschaltung, welche die Schaltungsanordnung nach der vorliegenden Erfindung verwendet, in der eine Zelle 30 durch ein Paar von p-Kanal- MOS-Transistoren und druch ein Paar von n-Kanal-MOS- Transistoren gebildet ist. Gate Regionen 311a und 311b, welche gegenüberliegend der Zelle 30 sind, werden jeweils auf einem positiven Quellenpotential und Massepotential gehalten, um die MOS-Transistoren, welche die Gateregionen 311a und 311b aufweisen abzuschalten bzw. zu sperren, um sie hierdurch von der Zelle 30 zu isolieren.
Die Sourcegebiete der paarweise vorgesehenen p-Kanal-MOS-Transistoren sind miteinander durch ein Kontaktloch 51 und mit einer Versorgungsspannung Vdd über einen Bereich einer ersten Aluminiumleiterschicht 41 verbunden, wie dies in den oberen linken Bereichen von Fig. 9 gezeigt ist. Eine Sourcegebiet von einem der paarweise vorhandenen n-Kanal-MOS-Transistoren ist durch ein Kontaktloch 51 und einen anderen Bereich des ersten Aluminiumleiters 41 mit einem Erdungspunkt GND verbunden, wie dies im unteren linken Bereich von Fig. 9 gezeigt ist. Die Draingebiete der paarweise vorhandenen p-Kanal-MOS- Transistoren und der n-Kanal-MOS-Transistoren sind miteinander durch Kontaktlöcher 51 und einen weiteren Bereich des ersten Aluminiumleiters 41 verbunden. Der letztere Leiter ist über ein durchgehendes Loch 53 mit einer zweiten Aluminiumleiterschicht 42 verbunden, welche die Gateelektroden 31a und 31b der p- und n-Kanal-MOS- Transistoren verbindet. Dadurch ist eine Vorspannungserzeugungsschaltung gemäß Fig. 8 realisiert.
Obwohl die dargestellte Schaltung aus einem Paar von p-Kanal-MOS-Transistoren und einem n-Kanal-MOS-Transistor (insgesamt drei MOS-Transistoren) zusammengesetzt ist, kann jede beliebige Zahl von p-Kanal-MOS-Transistoren und jede beliebige Anzahl von n-Kanal-MOS-Transistoren kombiniert werden, um unterschiedliche Analogschaltungen zu realisieren. Das bedeutet, daß obwohl die Zahl von p- oder n-Kanal-MOS-Transistoren, deren Gate-Elektroden miteinander verbunden sind, in dem beschriebenen Ausführungsbeispiel gleich 2 ist, kann jede beliebige Zahl verwendet werden, und zwar durch Erhöhen der Zahl der p- und/oder n-Kanal MOS-Transistoren.

Claims (2)

1. Gate-Array-Halbleiteranordnung in CMOS-Technologie, umfassend
  • (a) ein Halbleitersubstrat (100) von einem ersten Leitungstyp,
  • (b) eine Wanne (102) von einem zweiten Leitungstyp, die auf einem Teil einer Hauptfläche des Halbleitersubstrats (100) ausgebildet ist,
  • (c) ein erstes Paar von Regionen (32b1, 32b2), die parallel zueinander in der Wanne (102) angeordnet sind und Source- und Draingebiete vom ersten Leitungstyp enthalten, die zu ersten MOS-Transistoren mit einem Kanal vom ersten Leitungstyp gehören, wobei die Source- und Draingebiete parallel zueinander angeordnet sind,
  • (d) ein zweites Paar von Regionen (32a1, 32a2), die parallel zueinander und zum ersten Paar von Regionen (32b1, 32b2) außerhalb der Wanne (102) angeordnet sind und Source- und Draingebiete vom zweiten Leitungstyp enthalten, die zu zweiten MOS-Transistoren mit einem Kanal vom zweiten Leitungstyp gehören, wobei die Source- und Draingebiete parallel zueinander ausgerichtet sind,
  • (e) zueinander parallele erste Gate-Elektroden (31a) die orthogonal zum zweiten Paar von Regionen (32a1, 32a2) ausgebildet sind, beide dieser Regionen (32a1, 32a2) überbrücken und Gate-Elektroden der zweiten MOS-Transistoren mit einem Kanal vom zweiten Leitungstyp bilden,
  • (f) zueinander parallele zweite Gate-Elektroden (31b), die orthogonal zum ersten Paar von Regionen (32b1, 32b2) ausgebildet sind, beide dieser Regionen (32b1, 32b2) überbrücken und Gate-Elektroden der ersten MOS-Transistoren mit einem Kanal vom ersten Leitungstyp bilden, und
  • (g) eine Zelle (30), die aus wenigstens zwei ersten MOS-Transistoren mit einem Kanal vom ersten Leitungstyp und mit einer gemeinsamen Gate-Elektrode (31b) und aus wenigstens zwei zweiten MOS-Transistoren mit einem Kanal vom zweiten Leitungstyp und mit einer gemeinsamen Gate-Elektrode (31a) gebildet sind,
  • (h) wobei die Gate-Elektroden (311a, 311b) der Gate-Array-Halbleiteranordnung, welche der Zelle (30) benachbart sind, auf elektrischen Potentialen gehalten sind, wodurch die zugeordneten MOS-Transistoren nicht-leitend sind.
2. Gate-Array-Halbleiteranordnung nach Anspruch 1, worin die gemeinsamen Gate-Elektroden (31b, 31a) der jeweiligen ersten und zweiten MOS-Transistoren der Zelle (30) voneinander getrennt sind.
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