DE2731873A1

DE2731873A1 - Serien-festspeicher-struktur

Info

Publication number: DE2731873A1
Application number: DE19772731873
Authority: DE
Inventors: Harold Wallace Dozier
Original assignee: Mostek Corp
Current assignee: STMicroelectronics lnc USA
Priority date: 1976-09-27
Filing date: 1977-07-14
Publication date: 1978-03-30
Also published as: US4142176A; IT1079409B; FR2365857A1; DE2731873C2; FR2365857B1; GB1556108A; JPS5341951A; JPS6041040Y2; JPS5890599U

Description

Carrollton, Dallas County, Texas, USA

14. JuIi 1977 P 11 776-57/or.

Serien-Festspeichor-Struktur

Die Erfindung "betrifft allgemein digitale, datenverarbeitende Systeme und insbesondere einen Festspeicher oder Nur - Lese-Speicher (read only memory, ROM), der aus Feldeffekttransistoren mit isoliertem Grate, wie beispielsweise Metalloxid-Halbleiter-Feldeffekttransistoren (MOSEET), in integrierter Schaltkreistechnik hergestellt ist.

Die Logik irgendeines der Datenmanipulation dienenden Systems kann in Steuerlogik und Datenweglogik unterteilt werden. In herkömmlichen Anordnungen ist die Steuerlogik als Matrix Boole'scher Funktionskodes, Ablaufzähler und andere Informationen, die den Zustand einer Datenweglogik betreffen, in Steuerpegel, oder, bei der Verknüpfung mit einem Zeitgeberimpuls, in Steuersignale. Bei bestimmten Steuerlogikanordnungen, beispielsweise der Mikroprograminierung, wird die Steuerlogik durch einen Festspeicher oder Nur - Lese-Speicher

809813/0679

telefon (οββ) aaaaea

TELEX 0B9O380

TELEQHAMME MONAPAT TELEKOPIERER

implementiert, dessen Ausgangsgrößen die Steuerpegel, oder, ♦ falls mit einem Zeitgeberimpuls verknüpft, die Steuersignale des Systems darstellen. Unter den vielen Vorteilen, die die Mikroprogrammierung bietet, sind die minimalen Abmessungen zu nennen, die durch die Steuerlogik gewährleistet sind, die in einem Speicherelement relativ hoher Packungsdichte enthalten ist.

Von besonderem Interesse für die vorliegende Erfindung ist ein Festspeicher,_vin dem die Speicherelemente aus MOSFET-Bauelementen bestehen. Die Bezeichnung MOSFET bezieht sich auf eine Klasse von Halbleiterbauelementen, die beispielsweise einen Feldeffekt -Transistor mit einem metallischem Gate oder anderem leitendem Material enthalten, d&s durch ein Oxid oder eine andere isolierende Schicht von einem Substrat aus Silicium oder einem anderen Halbleiter isoliert ist. Andere bekannte MOSFET-Bauelemente verwenden eine isolierende Schicht, wie beispielsweise eine Schicht aus Siliciumnitrid, die einer Oxidschicht gegenüberliegt. Somit wird der Ausdruck MOSFET, bzw. vereinfacht MOS in diesem Zusammenhang als allgemeiner Ausdruck verwendet und bezeichnet eine allgemeine Klasse von Bauelementen, die auch als Feldeffekt- Bauelemente, als Bauelemente mit isoliertem Gate und / oder Bauelemente mit Oberflächeneffekt bezeichnet werden könnten. Solche Bauelemente sind physikalisch dadurch gekennzeichnet, das sie erste und zweite Bereiche von einem ersten Leitungstyp aufweisen, die durch einen Zwischenbereich eines entgegengesetzten Leitungstyp von einander getrennt sind, über welchem ein isoliertes Gate angeordnet ist. Durch Beaufschlagen des Gates mit einer Spannung der richtigen Polarität wird die Oberfläche des Zwischenbereiches dazu veranlaßt, den Leitungstyp zwischen den ersten und zweiten Bereichen zu ändern.

Es ist bekannt, Schaltkreise logischer Funktionen durch MOS-Bauelemente zu implementieren. Insbesondere können komplexe

MOS-Logikschaltkreise aus Grund-Logikblöcken, wie beispielsweise NAND- und NOR- Verknüpfungsgliedern hergestellt werden. Die parallele Anordnung von MOS-Bauelementen in einem einfachen NOR-Schaltkreis eignet sich gut für MOS-ICs, wie es in der U.S.P. 3.54-1.5^3 beschrieben ist. Bei einem solchen parallelen integrierten Schaltkreis wird deutlich, daß der verfügbare Platz effizienter ausgenutzt werden kann, indem gemeinsame diffundierte Bereiche, sowie die den MOS-Bauelementen anhaftende selbstisolierende Eigenschaft verwenden werden. In herkömmlichen Festspeicherstrukturen mit Silicium-Gate, in denen einfache NOR-Logik verwendet wird, wird jedoch ein Metall-Diffusions-Kontakt für ein oder zwei Bit des ROM benötigt. Darüberhinaus wird eine verwobene oder geflochtene Versorgungsspannungsleitung für alle zwei Reihenleitungen benötigt. In herkömmlichen Festspeicherstrukturen mit metallischem Gate, in denen einfache NOR-Logik verwendet wird, wird eine Versorgungsspannungsleitung für jeweils zwei Spaltenleitungen genötigt.

Es besteht nach wie vor ein beträchtliches Interesse daran, die Abmessungen von ROM-Strukturen zu verringern, um eine verbesserte Arbeitsleistung und eine höhere Packungsdichte zu erhalten. Die folgenden Patentschriften zeigen den Stand der logischen Schaltkreistechnik, in denen MOSFET-Bauelemente verwendet werden, um die einen oder anderen Ziele zu verwirklichen: US -PS 3.733.690, erteilt an Rizzi und andere; In dieser Patentschrift wird eine Festspeichermatrix beschrieben, die gegensinnige PN-Übergänge zwischen jedem innerem Abschnitt der Reihen und Spalten verwendet. Ein Übergang ausgewählter Verbindungen wird elektrisch kurzgeschlossen, um das ROM zu programmieren, indem einzelne Dioden oder Übergangsverbindungen an vorbestimmten Schnittstellen angebracht werden. UStPS 3.746.882 von Heimbigner zeigt die Verwendung von Feldeffekttransistoren mit in Serie geschaltetem. Gate in einer Eingangs-Synchronisationsschaltung mit NAND-Gliedern. USPS 3.775.963 von Proebsting zeigt die Verwendung von Feldeffekttransistoren

809813/0679

des Anreicherungs-(enhancement) und des Verarmungs-(depletion) typs mit in Serie geschalteten Gates in einem logischen Inverter für integrierte Schaltkreise. NAND-Glieder werden dadurch erzeugt, daß zusätzliche Bauelemente des Anreicherungstyps zwischen dem Ausgang einer Inverterstufe und der Quellenspannung vorgesehen werden. US-PS 3.898.105, erteilt an Mai

beschreibt ein Verfahren und eine Struktur bezügl. MOS-Bauelementen , die zur Verwendung als Matrixelemente in einem ROM geeignet sind^v, das gemäß den Gedanken der vorliegenden Erfindung konstruiert ist.

Eine weitergehende Verminderung der physikalischen Grosse eines Festspeicher -(ROM)-bitsmit einer Matrix aus MOSFET-Bauelementen, die nicht darauf beruht, das die Abmessungen der verschiedenen MOS-Bauteile reduziert werden, wird durch Verändern der logischen Struktur des ROM erreicht. Gemäß gebräuchlichen Silicium-Gate-ROM-Anordnungen wird ein Metall-Diffusions-Kontakt für ein oder zwei ROM-bit benötigt. Ferner wird für je 2 Reihenleitungen eine Versorgungsleitung benötigt. Durch logische Umordnung des Festspeichers in eine Serienstruktur (NAND/UND-Logik) als Ersatz für die gebräuchliche Parallelstruktur (NOR/ODER-Logik) werden jedoch die verwobenen oder geflochtenen Versorgungsleitungen und die Metall-Diffusions-Kontakte, die in konventionellen Silicium-Gate-Strukturen benötigt werden, el'inimiert, wodurch eine wesentliche Verminderung der physikalischen Grosse pro einzelnem Bit erreicht wird.

Gemäß einem Aspekt der vorliegenden Erfindung enthält eine logische Matrixstruktur gemäß der vorliegenden Erfindung ein Halbleitersubstrat und eine Matrix aus Feldeffekttransistoren mit isoliertem Gate, die an ausgewählten Stellen auf dem Substrat ausgebildet sind. Die Transistoren sind in Form eines Feldes aus Eingangsreihen und Ausgangsspalten angeordnet, die

809813/0679

■bestimmten logischen Kombinationen der Eingangsgrößen entsprechen. Die MOSFET-Transistören sind in Serie als Treiberelemente geschaltet und nicht, bei konventionellen NOR/ODEB-Logik-Anordnungen,parallel geschaltet. Dies wird dadurch erreicht, daß das Gate für alle Transistoren in jeder Eingangsreihe gemeinsam ist und daß die Drainelektroden aller Transistoren innerhalb jeder Ausgangsspalte in Serie bezüglich den Source-Elektroden der benachbarten Transistoren in jeder Spalte geschaltet sind. Diese Anordnung liefert einen gate-gesteuerten, seriellen Leitungspfad . durch jede Ausgangsspalte von Transistoren.

Die logische Programmierung der Matrix kann dadurch realisiert werden, daß bestimmte MOS-Elemente der Matrix mit strukturell unterschiedlichen Abschnitten bezüglich der verbleibenden Elemente ausgelegt werden. Die Transistoren der Matrix können als Elemente eines ersten und zweiten Satz angesehen werden, wobei die Elemente in jedem Satz strukturell unterschiedliche Abschnitte aufweisen, die eine erste und zweite Betriebsart bedingen. So können beispielsweise die Elemente des ersten Satzes strukturell unterschiedliche Abschnitte bezüglich den Elementen des zweiten Satzes derart aufweisen, daß ein Betrieb der Transistoren des ersten Satzes in dem ersten Betriebszustand möglich ist, in welchem der durch die Source- und Drainabschnitte fließende Strom von einem ersten angelegten Potential abhängt, welches einem ersten logischem Zustand entspricht (beispielsweise Vjj Volt für eine logische "1" für N-Kanal-MOSFET-Bauelemente des Anreicherungstyps), und in dem der Stromfluß durch die Source- und Drainelektroden verhindert wird, als Antwort auf ein zweites angelegtes Potential, welches einem zweiten logischem Zustand entspricht (bz'.w. eine Null-Gate-Vorspannung für eine logische "0"). Die Elemente des zweiten Satzes können unterschiedliche Strukturabschnitte aufweisen, die eine Betriebsweise der Elemente des zweiten Satzes in dem zweiten Betriebszustand aufweisen, indem ein leitender Weg durch die Source- und Drainabschnitte vorliegt, ungeachtet des logischen Zustandes,

809813/0679

der dem an das Gate angelegtem Potential entspricht (beispielsw. MOFET-Bauelemente des Verarmungstyp).

Gemäß einem bevorzugtem Ausführungsbeispiel der vorliegenden Erfindung sind die MOSFET-Bauelemente der logischen Matrix MOSFET-Transistoren des Anreicherungs- und Verarmungstyps, die als Treiberelemente in Serie geschaltet sind. Das Lesen eines Feldes, um den logischen Inhalt einer speziellen Speicherzelle zn ermitteln, kann dadurch ausgeführt werden, indem selektiv eine Reihenleitung auf "low" geschaltet wird, sodaß alle Transistoren des Anreicherungstyps, die durch diese Leitung gesteuert werden, nicht-leitend werden. Alle übrigen Reihen werden im Zustand "high" belassen. Besitzt somit eine spezielle Spaltenleitung einen Transistor des Anreicherungstyps, dessen Gate durch eine ausgewählte Reihenleitung gesteuert wird, so wird der serielle Pfad' unterbrochen. Wenn diese Spalte einen Transistor des Verarmungstyp an Stelle des Transistors des Anreicherungstyps aufweist, so bliebe der serielle, Pfad leitend, d.h. er würde nicht unterbrochen. Eine Unterscheidung zwischen einer logischen "1" und einer"0" wird daher durch Abfragen der Bedingung erreicht, welcher serielle Pfad offen oder leitend ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die logische Programmierung der ROM-Matrix erreicht, indem ein diffundierte·Uberbrückungsbereich vorgesehen wird, der die Source- und Drainabschnitte von bestimmten Transistoren innerhalb jeder Spalte verbindet, wobei die Source- und Drainabschnitte im wesentlich kurzgeschlossen werden, um somit die betreffenden Transistoren zu veranlassen, fortwährend zu leiten und auf Gatesignale nicht anzusprechen.

Ein bevorzugter Gedanke der Erfindung liegt darin, eine Festspeicherstruktur (ROM-Struktur) anzugeben, in der mehrere Transistoren des Anreicherungs- und Verarmungstyps in Form einer seriell- verbundenen NAND-Loeik-Matrix angeordnet sind.

809813/0679

Die gewöhnlichen Metall-Diffussions-Kontakte, die für jeweils ein oder zwei bit benötigt werden, sowie auch die verwobenen Versorgungsleitungen, die für jeweils zwei Reihenleitungen in konventionellen NOR-Logikschaltkreisen benötigt werden, werden in dieser Reihenanordnung nicht verwendet, wodurch die Abmessungen der ROM-Struktur verringert werden. In einer bevorzugten Ausführungsform wird die Logische Information innerhalb der ROM-Matrix durch Metalloxid-Halbleiter^Feldeffekttransistoren mit Silicium-Gate gespeichert, die in Form einer Matrix mit einer Anzahl von Eingangsreihen, die ein gemeinsames Gate aufweisen, und eine Anzahl von in Serie geschalteten Ausgangsspalten, die den ausgewählten logischen Kombinationen der Eingangsgrößen entsprechen, ausgebildet ist. Der logische Inhalt individueller Speicherzellen innerhalb der Matrix wird dadurch festgelegt, daß entweder MOSFET-Transistoren des Anreicherungsoder Verarmungstyps als Matrixelemente vorgesehen werden.

Im Folgenden v/erden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen: Fig. 1 ein Blockdiagramm einer typischen Speichermatrix mit dazugehörigem Adressierungssystem,

Fig. 2 ein Schaltungsdiagramm einer M x:JC-ROM-Speichermatrix, die gemäß der vorliegenden Erfindung ausgebildet ist,

Fig. 3 ein Schaltungsdiagramm einer logischen Matrix, die durch MOSFET-Bauelemente des Anreicherungs- und Verarmungstyps programmiert ist

Fig. 4 ein Schaltungsdiagramm einer logischen Matrix, die . durch diffundierte Uberbrückungsbereiche programmiert ist, die die Source- und Drainabschnitte von. bestimmten MOSFET-Transistoren innerhalb jeder Ausgangsspalte verbinden,

Fig. 5 ein vereinfachtes Schaltungsdiagramm eines ROM, das gemäß der vorliegenden Erfindung aufgebaut ist,

aO9B13/06 79

Fig. 6 eine schematische Ansicht eines Substrat-Layouts einer integrierten Struktur, wie sie in Figur 3 gezeigt ist,

Fig. 7 eine Schnittansicht einer Struktur gemäß Fig. 6, geschnitten entlang der Linie VII-VII,

Fig. 8 ein Substrat-Layout ähnlich Figur 6, einer integrierten Struktur mit metallischem Gate,

Fig. 9 ein Querschnitt einer Struktur gemäß Fig. 8, geschnitten entlang der Linie IX-IX und

Fig. 10 ein schematisches Diagramm mehrerer serielle? ROM-Strukturen, die parallel geschaltet sind, um eine einzelne Bit-Leitung zu bilden.

Die vorliegende Erfindung ist eine FestSpeicherstruktur (ROM), die eine logische Matrix aus MOSFET-Elementen enthält. Letztere sind in Form eines Feldes von Eingangsreihen und Ausgangsspalten angeordnet, die bestimmten logischen Kombinationen der Eingangsgrössen entsprechen. Der hier beschriebene vollständige Speicher kann auf einem einzigen Halbleiterchip ausgebildet werden und ist vorzugsweise für eine solche Herstellung vorgesehen, obschon die Herstellung des Speichers aus einem oder mehreren Schaltkreisen, bzw. deren Äquivalent als unabhängige Schaltkreise, die mit dem integrierten Speicher verbunden sind, ebenso als praktische Realisierung der vorliegenden Erfindung möglich ist.

In folgendem sei Bezug genommen auf Fig. 1. Dort ist eine konventionelle Zusammenschaltung einer ROM-Speichermatrix 10 und eines Adressiersystems 12 gezeigt, das eine Adresssteuerung 14 und einen Adressendecoder 16 aufweist. Um eine besondere Zelle oder einen besonderen Satz von Zellen innerhalb der Speichermatrix 10 zu addressieren, werden Adresssignale 18 durch den Adressendecoder 16 geleitet und erscheinen als Reiheneingangsgrößen A, B, C, ..., M an der ROM-Matrix 10. Die Adressteuerung 14 und der Adressendecoder 16 können als konventionelle Schaltungen ausgebildet sein,

809813/0679

die in ihrer Korabination zum Auswählen einer individuellen Speicherzelle oder -satzes innerhalb der ROM-Speichermatrix 10 betreibbar sind und als Antwort auf ein digitales Adressierungssignal 20 das Auslesen durchführen. Zusätzlich zu dem Adressierungssignal 20 können zusätzliche Schaltungseinrichtungen für Rücksetzsignale und Taktsignale(nicht gezeigt) vorgesehen sein.

Die in Fig. 1 gezeigte ROM-Matrix 10 ist in Form eines Feldes von M Eingangsreihen und K Ausgangsspalten organisiert. Der Festspeicher 10 stellt einen speziellen Speicher dar, in dem logische Information (Nullen und Einsen) permanent gespeichert wird. Die in dem ROM 10 gespeicherte Information kann lediglich dadurch geändert oder ersetzt werden, indem eine physikalische Verbindung abgeändert wird, oder indem einige physikalische Teile des Systems ersetzt oder modifiziert werden. Die Speicherung logischer Information innerhalb der ROM-Matrix soll im nachhinein als "Programmierung" bezeichnet werden.

Fig. 2 zeigt eine neue Schaltkreisstruktur für die Implementierung der ROM-Matrix 10. Der Festspeicher 10 ist ein M χ K-FeId aus MOSFET-Elementen 22, die in einer Anzahl M von Eingangsreihen und einer Anzahl von K von Ausgangsspalten angeordnet sind, welche ausgewählten logischen Kombinationen der Eingangsgrößen entsprechen. Wie oben bereits erwähnt wurde, handelt es sich bei den MOSFET-Elementen 22 um Bauelemente vom Typ mit isoliertem Gate, wodurch Leitfähigkeit zwischen einem ersten und einem zweiten Bereich in einem Halbleiter durch eine an das isolierte Gate angelegte Spannung gesteuert wird. In der in Fig. 2 gezeigten Schaltung werden der erste und zweite Bereich durch Elektroden 24 und 26 dargestellt, die in dem MOSFET-Bauteil den Source- und Drain-Bereichen entsprechen. Das isolierte Gate ist durch eine Gate-Elektrode dargestellt. In einer bevorzugten Ausführungsform der vor-

- TO -

liegenden Erfindung sind alle beschriebenen Bauelemente au's N-Kanal-MOS-Bauelementen hergestellt, obschon es sich versteht, das die Schaltkreise und Prinzipien der vorliegenden Erfindung ebensogut direkt auf P-Kanal-Bauelemente anwendbar sind.

Die MOS-Transistoren 22, die unter dem Gatestreifen 28 zwischen den diffundierten Drain- und Source-Bereichen 24· und 26 ausgebildet sind, welche repräsentativ für alle Transistoren innerhalb dieses speziellen Feldes sind, stellen einen ähnlichen Widerstand dar, wenn ihnen durch Referenzspannungen Vp und Vq Energie zugeführt wird. Die MOS-Transistoren 22 sind logische Bauteile von dem Typ, die nicht leiten, wenn die Gates mit einem Potential beaufschlagt werden, die einem logischen "O"-Pegel entsprechen, jedoch leiten, wenn an die entsprechenden Gates eine Spannung gelegt wird, die einem logischen "1"-Pegel entspricht. Entspricht somit einer der Eingänge A, B, C, ..., M einer Spannung gemäß einem logischen "1"-Pegel, werden die entsprechenden MOS-Transistoren, deren Gate mit diesem Potential beaufschlagt werden, leitend, wodurch ein leitender Schaltungsabschnitt durch einen Bereich der zugehörigen Spaltenleitung hergestellt wird.

In einer praktischen Festspeicherschaltung sind ausgewählte Transistoren 22 innerhalb des M χ K-Feldes 10 programmiert, d.h. strukturell unterschiedlich ausgebildet bezüglich den anderen Transistoren, sodaß fortwährend ein leitender Pfad zwischen den Source-Elektroden 24 und den Drain -Elektroden der ausgewählten Transistoren vorliegt, wodurch die entsprechenden Transistoren von dem an die Gate-Elektroden 28 angelegten Referenzpotential Vg logisch unabhängig sind. Das Auslesen des Festspeichers 10, um den Speicherinhalt eines speziellen MOS-Element 22 zu bestimmen, wird dadurch bewerkstelligt, daß eine der Reihenleitungen A, B, C, ... M "low", d.h. auf im wesentlichen Nullpotential, gelegt werden, sodaß alle logisch ansprechenden MOS-Elemente, die durch diese spezielle

809813/0679

- 11 -

Reihenleitung gesteuert werden, nicht-leitend werden. An die übrigen Reihenleitungen wird eine logische "1"-Spannung angelegt. Enthält somit eine spezielle Spaltenleitung einen logisch ansprecheden Transistor, dessen Gate durch die ausgewählte Reihenleitung, die auf "low"-Potential gelegt ist, so wird dieser Serienpfad unterbrochen. Enthält jedoch diene Spaltenleitung ein MOS-Element, dessen Struktur unterschiedlich ausgebildet ist, sodaß es fortwährend leitend ist und logisch nicht auf die an das Gate angelegte logische Bedingung anspricht, so verbleibt der Serienpfad in nicht unterbrochenem Zustand. In einer solchen Anordnung wird die Unterscheidung zwischen einer logischen "1" und "0" demnach dadurch getroffen, indem abgefragt wird, ob die Serien-Spaltenleitung offen oder leitend ist.

Der Festspeicher 10 kann gemäß konventionellen Herstellungsverfahren aufgebaut sein. Er enthält ein Halbleitersubstrat und eine Matrix aus Feldeffekttrasistoren mit isoliertem Gate, die an ausgewählten Stellen auf dem Substrat ausgebildet sind. Die Transistoren 22 sind in Form eines Feldes von Eingangsreihen A, B, C, ... M und Ausgangsspalten 1, 2, 3» ... K angeordnet, die den vorbestimmten logischen Kombinationen der Eingänge entsprechen. Die Transistoren 22 sind als Treiberelemente in Serie geschaltet, und nicht, wie es bei konventionellen NOR/ ODER -Logikanordnungen der Fall ist, parallel geschaltet. Die Gates 28 der Transistoren innerhalb jeder Eingangsreihe sind als gemeinsame Streifen ausgebildet, und die Drain -Elektroden 24 der Transistoren sind gemeinsam mit den Source-Elektroden der angrenzenden Transistoren in jeder Ausgangsspalte verbunden, sodaß eine serielle elektrische Verbindung zwischen den Source- und Drain elektroden angrenzender Transistoren innerhalb jeder Spalte hergestellt ist. Diese Anordnung liefert einen Gate gesteuerten seriellen Leitungspfad durch jede Ausgangsspalte von Transistoren.

Der logische Speicher jedes Matrix-Elements 22 wird dadurch programmiert, daß bestimmte Matrix-Elemente an vorbestimmten

809813/0679

- 12 -

Stellen innerhalb der Matrix 10 strukturell unterschiedlich ausgebildet werden. Gemäß einem bedeutenden Ausführungsbeispiel der vorliegenden Erfindung wird die logische Programmierung des Feldes 10 dadurch bewerkstelligt, daß MOSFET-Transistoren des Anreicherungs- und Verarmungstyps verwendet werden, die in Serie als Tfeiberelemente in den Spaltenleitungen 1, 2, 3, ... K zusammengeschaltet werden. Ein vereinfachtes elektrisches Diagramm dieser Anordnung ist in Fig. 3 gezeigt. Die Symbole E und D beziehen sich auf MOSFET-Bauelemente vom Anreicherungs- '(enhancement) und Verarmungs- (depletion) Typ. Es werden konvetionelle Ionen-Inplantationstechniken verwendet, um die Transistoren vom Verarmungs- und Anreicherungstyp auf dem selben. Substrat auszubilden. Dieses ist beispielsweise in der US-Patentschrift 3.898.105 beschrieben. Typische Betriebseigenschaften von Bauelementen des Anreicherungs- und Verarmungstyps, die zum Betrieb der Schaltungsanordnungen gemäß der vorliegenden Erfindung geeignet sind, sind detailiert in der Standardliteratur.wie beispielsweise "MOSFET IN CIRCUIT DESIGN" von Robert H. Crawford, McGraw-Hill Book Company, 1967 beschrieben.

Die Transistor-Elemente des ersten und zweiten unterschiedlichen Typs bilden zwei Sätze, d.h. einen ersten Satz logisch ansprechende Elemente und einen zweiten Satz logisch nichtansprechender Elemente. Die zwei unterschiedlichen Typen können durch Variation der herkömmlichen Ionen-Implantationstechniken erzeugt werden. Beispielsweise kann die strukturelle Unterschiedlichkeit dadurch hervorgerufen werden, daß die Kanalbereiche beider Transistortypen mit Ionen-Störstoffen unterschiedlicher Konzentration implantiert werden, oder es können beide Typen mit Ionen-Störstoffen unterschiedlichen Leitungstyps implantiert werden. Strukturelle Unterschiedlichkeit eines Typs bezüglich des anderen kann auch dadurch erreicht werden, daß die Implantation von Ionen-Störstoffen in dem Kanalbereich der Elemente nur in einem Satz vorgenommen werden, jedoch nicht in den beiden oben genannten Sätzen.

809813/0679

- 13 -

Der fundamentale Unterschied der Arbeitsweise der Transistoren vom Anreicherungstyp 22 E und derjenigen vom Verarmungstyp 22 D besteht darin, daß beim Betrieb der MOSFET's vom Anreicherungstyp ein endliches Potential an das Gate angelegt werden muß, bevor merklicher Strom von der Source- zur Drain -Elektrode fließt. Bei Bauteilen vom Verarmungstyp fließt ein merklicher Strom bei einer Gate-Nullvorspannung. Dieser Unterschied in den Betriebseigenschaften wird in einer Ausführungsform der Erfindung benutzt, die logische Programmierung der Festspeichermatrix 10 zu erzielen. Das Lesen des Matrixfeldes 10 wird dadurch ausgeführt, daß selektiv eine der Reihenleitungen A, B, C, ..., M auf logisch "low" gebracht wird, sodaß alle Transistoren vom Anreicherungstyp 22 E, die durch diese Leitung gesteuert werden, nicht leitend werden. Alle anderen Reihenleitungen werden im logischen Zustand "high" gehalten. Besitzt somit eine spezielle Spaltenleitung einen Transistor des Anreicherungstyps 22 E, dessen Gate durch die ausgewählte Reihenleitung gesteuert wird, so wird der Serienpfad unterbrochen. Besäße andererseits diese Spaltenleitung anstelle des Transistors vom Anreicherungstyp einen Transistor des Verarmungstyps 22 D, so würde der Serienpfad geschlossen bleiben. Die Unterscheidung zwischen einer logischen "1" und einer logischen "0" wird daher getroffen, indem abgefragt wird, ob der Serienpfad offen oder leitend ist.

Das Layout der serienverbundenen ROM-Struktur, bei der Transistoren vom Anreicherungs- und Verarmungstyp verwendet werden, ist in den Fig. 6 und 7 gezeigt. In Fig. 6 besteht eine Speicherzelle aus drei Schichten, die auf einem P-dotierten Substrat J>0 ausgebildet sind. Die erste Schicht besteht aus den N -Diffusionsbereichen 32 und 33 (die die in Serie geschalteten Drain,- und Sourcebereiche ane inander grenzender. Transistoren in jeder Spalte ausmachen). Eine gestrichelte Linie 35 deutet eine hypothetische Unterteilung zwischen dem Drain - und Sourcebereich angrenzender Transistoren in jeder Spalte aus Anschauungsgründen an; in der praktischen Ausführungsform jedoch stellen die so verbundenen Drain .- und

809813/0679

Sourcebereiche benachbarter Transistoren einen einheitlichen Diffusionsbereich dar. Die zweite Schicht enthält eine dünne Schicht isolierenden Oxids 40. Die dritte Schicht enthält die Polysilicium-Gate-Reihenleitung 28. Die isolierende Oxidschicht 40 ist zwischen dem Polysilizium-Gate 28 und den ionisierten Kanalbereichen 42 und 44, die durch die angrenzenden N⁺-Diffusionsschichten 32 und 34 definiert sind, angeordnet. Obschon für viele Anwendungsfälle das Poly-Silic ium-Gate vorzugsweise verwendet wird, kann der gemeinsame Gatestreifen 28 ebenso aus einer leitenden, metallisierten Schicht oder aus einer anderen leitenden Schicht bestehen, um die Gate-Elektroden über den Kanalbereichen zu bilden, wie dies in den Fig. 8 und 9 gezeigt ist.

Eine alternative Programmierungs&nordnung ist in Fig. 4 gezeigt. Hier sind die Transistorelemente 22 B an vorbestimmten Stellen der Matrix angeordnet, um einen gegebenen logischen Code zu implementieren. Die Transistorelemente 22 B sind gekannzeichnet durch einen leitenden überbrückungsbereich 50, der die Source- und Drairfcereiche 24 und 26 benachbarter Transistorelemente innerhalb jeder Spalte elektrisch verbindet. Die leitende Überbrückung 50 dient im wesentlichen als Kurzschluss bezüglich der Source- und Drain abschnitte der Tjansistorelemente 22 B, sodaß der leitende Se.rienpfad durch das in Frage stehende Traasistorelement logisch von dem logischen Zustand, der dem an das Gate des Transistorelements angelegten Potential entspricht, unbeeinflußtbleibt.

Im folgenden soll die Betriebsweise einer einfachen Festspeichermatrix 10, die gemäß den Lehren der vorliegenden Erfindung ausgebildet ist, in Verbindung mit der in Fig. 5 gezeigten Schaltungsanordnung diskutiert werden. Die Festspeicher- oder ROM-Matrix 10 besitzt 4- Eingangsreihen A, B, C, D und 4- Ausgangsspalten K^, K^, K^, K^. Der Ausgang des Adressendecoders 16 liefert die digitalen Eingangsgrößen zu den Reihen A-D, und zwar gemäß einer Wahrheitstafel 60. Der Festspeicher 10 weist mehrere N-Kanal-MOS-Transistoren des Anreicherungs-

3/0679

typs (22 E) und Verarmungstyps (22 D) auf, die in vier Eingangsreihen A-D und vier Ausgangsreihen K., Kp, K,, K^, Kr angeordnet sind. Die Gates der Transistoren 22 E und 22 D in jeder der vier Eingangsreihen sind gemeinsam, wobei die gemeinsamen Gates die vier Eingänge A, B, C, und D bilden. Die Source-Elektroden 24 und Drain,'-Elektroden 26 benachbarter Transistoren in jeder der Ausgangsspalten sind innerhalb jeder individuellen Spalte elektrisch in Serie geschaltet, wobei Transistoren 22 E vom Anreicherungstyp und Transistoren 22 D vom Verarmungstyp in jeder Spalte als Treiberelement in Serie zusammengeschaltet sind. Sie bilden somit nicht eine paralelle Konfiguration, wie es bei konventionellen NOR-Logikschaltungen der Fall ist. In dieser Serienanordnung funktionieren die MOSFET-Transistoren 22 D des Verarmungstyp als niederohmige Verbindungselemente zwischen den MOSFET-Transistoren vom Anreicherungstyp in jeder der Spalten.

Ausgangsspalte besitzt vier Transistoren, von denen einige Bauelemente vom Anreicherungstyp und einige vom Verarmungstyp sein können, abhängig von dem speziell implementierten Programm. Das Lesen des Matrixfeldes wird dadurch bewirkt, daß selektiv eine Reihenleitung auf ein Potential gebracht wird, daß einer logischen "0" entspricht, typischerweise Masse _f und ein "high"-Potential, daß einer logischen "1" entspricht, an die verbleibenden Reihenleitungen gelegt wird. Wenn eine spezielle Spaltenleitung einen Transistor 22 E vom Anreicherungstyp enthält, dessen Gate durch die ausgewählte Reihenleitung gesteuert wird, so wird der betreffende Serienpfad unterbrochen. Andererseits verbleibt der Serienpfad geschlossen, wenn die betreffende Spaltenleitung einen Transistor des Verarmungstyps an Stelle eines solchen des Anreicherungstyps aufweist. Die Unterscheidung zwischen einer logischen "1" und einer logischen "0" wird demnach dadurch bewirkt, indem abgefragt wird, ob der Serien-Ausgangsspaltenpfad offen oder leitend ist. Sei beispielsweise angenommen, daß die Adressenleitung des Reihen-

809813/0679

- 16 -

- -te -

eingangs C ausgewählt ist. Dies entspricht (gemäß der Wahrheitstafel 60) einer Eingangsgröße (XY) von (1,0) aus dem Adress-Steuersignal 18. Ist der Reiheneingang "C" ausgewählt, so erscheint an den Reiheneingängen A, B und D ein Potential, daß einer logischen "1" entspricht, während an dem Reiheneingang "C" ein Potential vorliegt, daß einer logischen "0" entspricht. Der Transistor 22 E vom Anreicherungstyp, der innerhalb der Reihe C enthalten ist, wird abgeschaltet und wird somit nicht-leitend. Andererseits leitet der in der Reihenleitung C enthaltene Transistor 22 D des Verarmungstyps ununterbrochen, da er als Bauelement des Verarmungstyps vom logischen Zustand, welcher dem an das gemeinsame Gate 32 der Reihenleitung C angelegten Potential entspricht, unbeeinflußt bleibt. Da der Transistor 22 E des Anreicherungstyps, der in der Eingangsreihenleitung C und der Ausgangsspalte K. nicht leitend ist, wird das Potential bei K. im wesentlichen Vp Volt, was einer logischen "1" entspricht. Alle Transistoren vom Anreicherungs- und Verarmungstyp in der Ausgangsspalte Kp sind leitend auf Grund des logischen "1" -Potentials, das an den Transistor des Anreicherungstyps in der Eingangsreihe A angelegt ist und auf Grund der Tatsache, daß die übrigen Transistoren in der Ausgangsspalte K₂ Transistoren vom Verarmungstyps sind. Das Potential bei Kp geht im wesentlichen auf Erdpotential, was einer logischen Bedingung "0" entspricht. Durch ähnliche Betrachtungeweise sieht man, daß die Ausgangsspalte K, eine logische "1" enthält, und daß die Ausgangsspalte K^ eine logische "1" enthält.,

Erfordernisse bezüglich des Festspeichers können die Anzahl von MOSFET-Bauelementen, die in einer Ausgangsspalte hintereinander geschaltet sind, begrenzen. Diesem kann entgegengewirkt werden, indem mehrere kürzere Serienstrukturen paralell geschaltet werden, um eine Bit-Leitung zu erzeugen, wie es in Fig. 10 dargestellt ist. Die entsprechenden Reihenleitungen sind elektrisch durch Verbindungselemente 52, 54-, 56 und 58, die allgemein durch gestrichelte Linien dargestellt sind, ver-

809813/0679

- 17 -

bunden. Die Verbindungseinrichtungen können durch permanentleitende Verbindung gebildet sein oder können durch leitende Verbindungen gebildet sein, die selektiv gemäß einem vorbestimmten Code geschaltet werden. Der Ausgang jeder Seriengruppe wird selektiv durch Kopplungseinrichtungen 22 C, die aus MOSFET's des Anreicherungstyps bestehen können, zusamnengeschaltet, um gemeinsame Ausgangsleitungen zu bilden.

809813/0679

Claims

Patentansprüche

Logische Matrix-Struktur, dadurch gekennzeichnet , daß

ein Halbleitersubstrat (30) vorgesehen ist, daß eine Matrix (10) aus Feldeffekttransistoren mit isoliertem Gate (22), die auf dem Halbleitersubstrat an ausgewählten Stellen ausgebildet sind, vorgesehen ist, daß jeder der Transistoren Abschnitte aufweist, die jeweils eine Gate-Elektrode (28) eine Source-Elektrode (26), eine Drain -Elektrode (24) und einen Kanalbereich zwischen Source-Elektrode (26) und Drain-Elektrode (24) darstellen, daß die Trasistoren (22) in der Matrix (10) so angeordnet sind, daß sie eine Anzahl von Eingangsreihen (A, B, ... M) und Ausgangsspalten (1, 2, ... K) definieren,

daß die Gate-Elektroden (28) der Transistoren (22) in jeder Eingangsreihe (A, B, ... M) gemeinsam elektrisch

809813/0679

TBLBFON

·9··βα

TBLBX Ο·-0···Ο

TBLB«RAMMB MONAPAT

TBLBKOFMCNBR

ORIGINAL /NSPECTED

verbunden sind, ,

und daß Drain -Elektroden (24) der Transistoren (22) in jeder Spalte (1,2, ... K) jeweils elektrisch mit der Source-Elektrode (26) des benachbarten Transistors in der Spalte in Serie verbunden sind.

2. Matrix-Struktur nach Anspruch 1, dadurch gekennzeichnet , daß die Transistoren (22) der Matrix aus einem ersten und zweiten Satz bestehen (22-E, 22-D), daß die Transistoren des ersten und zweiten Satzes strukturell unterschiedliche Abschnitte aufweisen, die eine erste und zweite betriebsweise ermöglichen, daß jeder Transistor (22-E) des ersten Satzes im ersten Betriebszustand derart betreibbar ist, daß durch seinen Kanalbereich als Antwort auf ein an das Gate angelegtes, einem ersten logischen Zustand entsprechendes Potential Strom fließt und so betreibbar ist, daß der Stromfluß durch seinen Kanalbereich als Antwort auf ein an das Gate angelegtes Potential, welches einem zweiten logischen Zustand entspricht, verhindert wird, wodurch ein durch das Gate gesteuerter, serieller Leitungspfad in den Ausgangsspalten (1, 2, ... K) aufgebaut wird, die die Transistor-Elemente (22-E) des ersten Satzes enthalten, und daß jedes Element des zweiten Satzes (22-D) in dem zweiten Betriebszustand betreibbar ist, um den Stromfluß durch seinen Kanalbereich unabhängig von dem logischen Zustand, der dem an das Gate angelegten Potential entspricht, aufrecht zu erhalten, wodurch ein serieller Leitungspfad in jeder Ausgangsspalte vorhanden ist, die ein Transistor-Element des zweiten Satzes (22-D) enthält, welches logisch nicht ansprechend ist auf Änderungen des logischen Zustandes, der zu dem an das Gate der Transistor-Elemente des zweiten Satzes angelegten Potential entspricht.

3. Matrix-Struktur nach Anspruch 2, dadurch gekenn zeichnet , daß wenigstens in einen Abschnitt des Kanalbereichs jedes Transistor-Elements des ersten Satzes (22-E) Ionen in einer ersten Konzentration implantiert

809813/0679

sind, welches hinreichend groß ist, den Betriet) der Transistor-Elemente des ersten Satzes (22-E) im ersten Betriebszustand zu erlauben und daß in wenigstens einen Abschnitt der Kanalbereiche jedes Tiransistor-Elements des zweiten Satzes (22-D) Ionen in einer zweiten Konzentration

- implantiert sind, dessen Betrag hinreichend groß ist, um die Betriebsweise der Transistoren (22-D) des zweiten Satzes in dem zweiten Betriebszustand zu erlauben.

4. Matrix-Struktur^nach Anspruch 3» dadurch gekennzeichnet , daß die Ionen-Stdrstoffe, die in die Kanalbereiche des ersten Satzes implantiert sind, von einem ersten Leitungstyp sind, und daß die Ionen-Störstoffe, die in die Kanalbereiche des zweiten Satzes (22-D) implantiert sind, von entgegen-gesetztem Leitungstyp sind.

5. Matrix-Struktur nach Anspruch 2, dadurch gekennzeichnet , daß wenigstens ein Abschnitt der Kanalbereiche jedes Transistorelements des ersten Satzes Ionen-Störstoff- Implantationen in einem Konzentrationsmaß aufweist, das hinreichend groß ist, die Betriebsweise der Elemente in dem ersten Satz in dem ersten Betriebszustand zu ermöglichen, und daß die Kanalbereiche jedes Transistorelements des zweiten Satzes (22-D) frei von Ionen-Störstoffen sind, um die Betriebsweise der Transistoren des zweiten Satzes (22-D) in dem genannten zweiten Betriebszustand zu ermöglichen.

6. Matrix-Struktur nach Anspruch 2, dadurch gekennzeichnet , daß der Kanalbereich jedes Transistorelements des ersten Satzes (22-E) frei von Ionen-Störstoffen sind, um die Betriebsweise der Transistoren des ersten Satzes (22-E) in dem ersten Betriebszustand zu erlauben, und daß wenigstens ein Abschnitt der Kanalbereiche jedes Transistorelementes des zweiten Satzes (22-D) Ionen-Störstoff-Implantationen in einer Konzentration aufweisen, welche hinreichend groß ist, die Betriebsweise der Transistoren des

809813/0679

zweiten Sätzen (22-D) in dem zweiten Betriebszustand zu ermöglichen.

7. Matrix-Struktur nach Anspruch 2, dadurch gekennzeichnet , daß die Drain - und Source-Elektroden benachbarter Transistoren in jeder Ausgongsspalte (1, 2, ... K) durch einen gemeinsamen länglichen diffundierten Bereich (32) innerhalb des Substrates (10) gebildet sind, daß die gemeinsamen länglichen diffundierten Bereiche (32) benachbarter Ausgangsspalten sich im wesentlichen paralell_vzu einander erstrecken und zwischen sich kontinuierliche Kanalbereiche de f inieren, daß die Gate-Elektroden (28) der Transistoren (22) in jeder Eingangsreihe (A, B, ... M) durch einen gemeinsamen leitenden Gatestreifen gebildet werden, der sich quer zu den diffundierten Bereichen (32) der Source- und Drain -Elektroden erstrecken, und daß eine Schicht isolierenden Materials (40) unter den Gatestreifen (28) und über den Kanalbereichen (42), die durch angrenzende Source- und Drain bereiche definiert sind, angeordnet ist.

8. Matrix-Struktur nach Anspruch 7, dadurch gekennzeichnet , daß der gemeinsame leitende Gatestreifen (28) aus einer polykristallinen Siliciumschicht besteht, die den Kanalbereich überdeckt.

9. Matrix-Struktur nach Anspruch 7, dadurch gekennzeichnet , daß der gemeinsame Gatestreifen (28) eine leitende metallisierte Schicht aufweist, die auf der Schicht des isolierenden Materials (40) angeordnet ist.

10. Matrix-Struktur nach Anspruch 7, dadurch gekennzeichnet , daß die isolierende Schicht (40) hinreichend dünn ist, damit die Transistoren in dem ersten Betriebszustand betreibbar sind an der Schnittstelle jedes Gatestreifens (28) mit den zugehörigen Source- und Drainebereichen an denjenigen Matrix stellen , die den Transistor-

803813/0679

elementen des ersten Satzes entsprechen, und daß ein , leitender Uberbrückungsbereich (50) die Source- und Drainabschnitte der Transistorelemente des zweiten Satzes elektrisch verbindet.

11. Logische Struktur, dadurch gekennzeichnet, daß ein Halbleitersubstrat (JO) mit darauf an ausgewählten Stellen ausgebildeten ersten und zweiten Gruppen von Feldeffekttransistoren (22) vorgesehen ist, daß ,jeder der Transistoren (22) Bereiche aufweint, die eine Gateelektrode, eine^vSouroe*Elektrode und eine Brair.-Elektrode definieren , daß die erste Gruppe der Transistoren in einem ersten Satz von Eingangsreihen (Λ, B, C, D) und einem ersten Satz von Ausgangsspalten angeordnet sind, daß die GateElektroden der Transistoren in jeder Singangsreihe der ersten Gruppe (A, B, C, D) gemeinsam ausgebildet sind, daß die Drain-Elektroden der Transistoren innerhalb .jeder Ausgangsspalte der ersten Gruppe bezüglich der Source-Üektroden benachbarter Transistoren in jeder Ausgangsspalte elektrisch in Reihe geschaltet sind, wodurch ein serieller, gategesteuerter Leitungspfad durch jede Ausgangsspalte der Transistoren innerhalb der ersten Gruppe entsteht, daß die zweite Gruppe der Transistoren in einem zweiten Satz von Eingangsreihen (E, F, G, H) und einem zweiten Satz von Ausgangsspalten angeordnet sind, daß die Gate lektroden der Transistoren in jeder Eingangsreihe der zweiten Gruppe (S, F, G, H) gemeinsam ausgebildet sind, daß die Drain-Elektroden der Transistoren innerhalb jeder Spalte der zweiten Gruppe bezüglich den Sourcelektroden benachbarter Transistoren innerhalb jeder .Ausgangsspalte elektrisch in Serie geschaltet sind, wodurch ein gategesteuerter, serieller Leitungspfad durch jede Ausgangsspalte der Transistoren innerhalb der zweiten Gruppe entsteht, daß eine Einrichtung (52, 5^, 56, 58) zum eletrischen Verbinden entsprechender Eingangsreihen (A, E; B, F; C, G; D-, II) der ersten und zweiten Gruppen vorgesehen ist, damit diese jeweils eine geraeinsame Eingangs-

809813/0679

leitung bilden, daß entsprechende Ausgongsspalten der ersten und zweiten Gruppen selektiv durch eine erste und zweite Kopplungseinrichtung zusammen geschaltet sind, um eine gemeinsame Ausgangsleitung zu bilden, und daß sowohl die erste, wie auch die zweite Kopplungseinrichtung (PP-C) auf ein Vorspannungspotential, daß einem ausgewählten Zustand entspricht, ansprechbar sind, um elektrisch die jeweils zugehörige Ausgangsspalte mit der gemeinsamen Ausgangsleitung zu verbinden, oder sie von der zu trennen.

1P.Logische Struktur nach Anspruch 11, dadurch gekennzeichnet, daß die ersten und zweiten Gruppen jeweils Transistoren eines ersten und zweiten Typs: aufweisen, daß die Transistoren des ersten und zweiten Typs strukturell unterschiedlich ausgebildete Bereiche aufweist, die eine erste und zweite Betriebsart ermöglichen, daß jeder Transistor des ersten Typs in einem ersten Zustand betreibbar ist, um Strom durch seine Source- und Drainebereiche als Antwort auf einem ersten logischen Zustand entsprechendes angelegtes Gatepotential zu leiten, und daß jeder Transistor des ersten Typs in einem Zustand betreibbar ist, in dem Stromfluß durch seine Source- und Drain bereiche als Antwort auf ein einem zweiten logischen Zustand entsprechendes angelegtes Gatepotential zu verhindern, wodurch ein gategesteuerter Serien-Leitungspfad in den Ausgangsspalten, in denen die Transistoren des ersten Typs enthalten sind, entsteht, und daß jeder Transistor des zweiten Typs in dem zweiten Betriebszustand betreibbar ist, um Strom durch seine Source- und Drainbereiche unabhängig von dem logischen Zustand, der dem angelegten Gatepotentiai entspricht, zu leiten, wodurch ein Serien-Leitungspfad in jeder Ausgangsspalte erhalten wird, die einen Transistor des zweiten Typs enthält, v/elcher auf Änderungen in dem logischen Zustand, der einem angelegten Gatepotential entspricht, logisch nicht anspricht.

8"03ff1 3/0679

13. Logische Struktur nach Anspruch 11, dadurch ge-' kennzeichnet , daß die elektrischen Verbindungseinrichtungen einen elektrischen Permnnentleiter (5?> 5^? 56, 50) aufweisen, der entsprechende Eingangsreihen der ersten und zweiten Gruppen (A, E; B, F; C, G; D, H) verbindet.

14. Logische Struktur nach Anspruch 11, dadurch gekennzeichnet, daß die elektrischen Verbindungseinrichtungen ein leitendes Verbindungselement aufweisen, das schaltbar ist, um einen offenen oder geschlossenen elektrischen Kreis gemäß einem vorbestimmten Code zu liefern, damit wahlweise entsprechende Eingangsreihen der ersten und zweiten Gruppen verbindbar oder trennbar sind.

809813/0679