DE3148410C2 - Programmierbare Verknüpfungsschaltung - Google Patents

Abstract

Die Erfindung betrifft ein Verknüpfungsglied oder Schaltnetz, bei dem die Verbindungen der Kanäle von komplementär-symmetrischen MOS-FET im Schaltnetz elektrisch geändert werden können, um verschiedene Verknüpfungs- oder Schaltfunktionen programmieren zu können. Aus diesem Grunde werden für bestimmte FET Gateinjektion-MOS-FET verwendet.

Description

^gTVerknüpfungsschaltung nach Anspruch 1, gekennzeichnet durch elektrisch steuerbare Spannungsklemmvorrichtungen (N 19, N29, N 39), die unter Steuerung durch ein Programmier- oder Schreibsignal/5,· selektiv mindestens eines der Enden der Hauptstromstrecken der Transistoren, die elektriscn programmierbar sind aber mit keinem Ende ihrer Hauptstromstrecke direkt an die erste oder zweite Speisespannungsklemme'angeschlossen sind, an eine dieser Speisespannungsklemmen anzuklemmen gestatten.

3 Verknüpfungsschaltung nach Anspruch 1 oder 2. dadurch gekennzeichnet, daß die Steuerelektrode entsprechender Transistoren jedes Paares mit elektrisch programmierbaren Stromstrecken des ersten und des zweiten Leitungstyps miteinander verbunden sind.

to 4 Verknüpfungsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerelekroden jedes

Paares v:n Transistoren mit elektrisch programmierbaren Schwellenwertspannungen mit einer entsprechenden Eingangsklemme verbunden sind. .

5 Verknüpfungsschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine weitere Eingangsklemme (£ö):ein Paar weiterer Transistoren (P61. N 61) mit komplementären Leitungstypen und festen Schwellenwertspannungen, und ein weiteres Paar von Transistoren P 62. /V 62) mit komplementären Leitungstypen und elektrisch programmierbaren Schwellenwertspannungen, deren Steuerelektroden alle mit derweiteren Eingansklemme (E 6) verbunden sind, wobei die Hauptstromstrecken derjenigen Transistoren (P%\ P62) die dem ersten Leitungstyp angehören, in einer Reihenschaltung zwischen der ersten Speisespannungsklemme (V+) und der Ausgangsklemme fliegen, und die Hauptstromstrecken der Transistoren (N 61 N62), die dem zweiten Leitungstyp angehören, in einer weiteren Parallelschaltung liegen, welche allen weiteren Reihenschaltungen (von ΛΜ1 und N42. von /V51 und N52) gemeinsam ,st; ferner durch zusätzliche Transistoren (PM, P 85) des ersten Leitungstyps, die elektrisch programmierbare Schwell hb d mit ihren Steuerelektroden jeweils mit der gleichen ^EmZ^an&™^m™(^b*·

durch zusätzliche Transistoren (PM, P 85) des ersten Leitungstyp, pg

lenwertspannungen haben und mit ihren Steuerelektroden jeweils mit der gleichen ^EmZ^an&™^m™(^b*· E 5) verbunden sind, wie die Steuerelektrode eines jeweils entsprechenden der Transistoren (N 42, N 52) die

dem zweiten Leitungstyp angehören, eine programmierbare Schwellenwertspannung in einer entsprechenden weiteren Reihenschaltung und Hauptstromstrecken in einer noch weiteren Reihenschaltung, die denjenigen Teilen der weiteren Reihenschaltungen mit Ausschluß der zweiten Parallelschaltung parallel liegen, aufweisen und durch noch weitere Transistoren (NM, Λ/85), die dem zweiten Leitungstyp angehören, elektrisch programmierbare Schwellenwertspannungen haben und deren Stcucrelektroden jeweils mit der

gleichen Eingangsklemme (£4. £5) verbunden ist. wie die Steuerelektrode eines jewels entsprechenden der Transistoren (PA\, P51) in der ersten Reihenschaltung, und mit Hauptstromstrecken in einer noch weiteren Parallelschaltung, die in der ersten Reihenschaltung en'halten ist.

6 Verwendung der Verknüpfungsschaltung nach einem der vorhergehenden Ansprüche, in einem programmierbaren elektrischen Netzwerk, wobei die wahlweise Verbindung zwischen einer der Spe.sespan-

nungsklemmen und der Ausgangsklemmc mehrere zu einer Verknüpfungsschaltung zusammengeschaltetc Transistoren mit elektrisch programmierbarer Schwellenspannung enthält.

Die vorliegende Erfindung betrifft programmierbare elektrische Vcrknüpfungsschalliingen und Netzwerke.

Aus der DE-OS 26 59 199 sind Verknüpfungsschaltung^ zur Bildung von Majoriiälscntschcidungcn bekannt.

bei denen durch geeignete Signalkonfiguraiioncn an den Slcucreingängcn der Majoritätsschaltung der Kreis der

an der Entscheidung teilnehmenden Eingangsschaltkrcisc bestimmt wird und damit für dieses spezielle Vcrknup-

fungsproblem eine begrenzte Auswahlfunktion /wischen verschiedenen Verknüpfungsfunktioncn möglich ist.

Eine Speicherung der einmal angewählten Verknüpfungsfunktion is; nicht möglich.

Es sind ferner programmierbare logische Felder oder Mairixschaltungen bekannt, in denen , erbindungen der Verkniipfungsgliedcr schmelzbar s.nd und durch Ströme, die wesentlich höher als die bei normalen Schaltvor-

„ießenden Ströme sind, getrennt werden können (DE-OS 26 «^Nach der ersten Programmierung

, deren Programmierung

Feldeffekttransistoren mit elektrisch schwimmenden Gate als anwählbare und

und nur FET mit unveränderlicher Schwelle.ispan-

e diese vorteilhaften Eigenschaften, alfo geringer

auch bei programmierbaren logische Verknüp-

ungen und Netzwerken, die aus derartigen vernnüpfungsschaUungen aufgebaut sind zu erzielen, fgabe wird erfindungsgemäß durch die in Anspruch 1 gekennzeichnete Erfindung gelost, ransprüche betreffen vorteilhafte Ausgestaltungen der Erf.ndung _{Mns FFT p}

.„,-,L^a™ PrfinHnncr werden die Net/.werkverbmdungen der Kanäle der COSMOS-FEl-Paare,

lüpfungs- oder Matrixschaltung zugrunde ivegen wurden, ertinnecordnete Kanäle von FET mit programmierbarer Schwellenspannung modifi-SfSei dt"^rF^CET⁸3rogrammierbarer Schwellenspannung in einem Programmierungsschritt durch AnIez.en, wobeiι diehtim« Ρ^ΓΟΒ _zwiscnen deren Gate und Kanalende in ihren leitenden oder nichtleitenden !TanS g STeTwerden Di!se FET mit programmierbarer Schwe.lenspannung verbleiben bis zur erneuten «₀ ProgrämmTerung in ihrem leitenden oder nichtleitenden Zustand und steuern damit das log.sche Ansprechver-

; unter Bezugnahme auf die Zeichnung näher erläutert.

Fi"'fein Schaltbild eines programmierbaren Verknüpfungsgliedes gemäß einer Ausführungsform der Erfin^dUF?g.2 ein Schaltbild einer gegenüber Fig.l abgewandelten Ausführungsform eines programmierbaren

• gegenüber F i g. 2 abgewandelten Ausführungsform eines Schaltnetzes gemäi* der

einer

^ErfF"^dg^U4^S5 und 6 ein Schaltbild eines nichtprogrammierbaren COSMOS-Schaltnevzes, eines Teiles eines auf der Schahurg gemäß Fig.4 basierenden programmierbaren Schaltnetzes oder Verknüpfungsglied« bzw eines durch Sn ReduktioJsprozeß aus der Schaltung gemäß F i g. 5 entwickelten programmierbaren Verknupfungsgli des ödeⁿ _r sfhältnetze"; diese Folge von Figuren dient zur Erläuterung, wie der Prozeß des Entwurfes solcher VerknÜDfungsgtieder oder Schaltnetze vorteilhafterweise durchgeführt werden kinn. und

Fig 7 ein Schaltbild einer gegenüber Fig.b abgewandelten Ausführungsform emes programmerbaren

In F i ε 1 ist ein als programm«™™ Verknüpfungsglied geeignetes Schaltwerk dargestellt, welches p-Kana FETPl ί Al P 31 und n-Kanal-FET NU. Λ/21. Λ/31. Λ/19. N 29. Λ/39 enthält, die mit einer einfachen Gate Struktur dargestellt und MOSFET mit festen Schwellenwertspannungen Vs s.nd. Die Gates oder Steuerelektroden der Transistoren Pll P21 und P31 sind an Eingangsklemmen El, E 2 bzw. £3 mit den steuere εκ-troden der Transistoren NU. N21 bzw. -V31 verbunden, so daß entsprechende (??SMOS-Paariigj« wurden, d. h. daß die Einrichtungen alle Schwcllenwertspannungen Vs gleichartiger Große haben. Die HaIbI ■ wieinrichtungen oder Transistoren sind Anreicherungs-FET. wobei Schwellenwertspannungen Vs der p-Kanal- *

Einrichtungen negativ und die der n-Kanal-Einrichtungen positiv, jeweils gerechne; von Source nach Gate, s.nd. biniichtungen negai ^ ^₊ ^ ^ ^ ^ ^ _h^ ^_f ^ .^^ ^^ _{Spannung posltlve bzw}.

;, wobei die Spannung zwischen diesen Klemmen wesentlich kleiner ist als die Schwe>-

lenwertspannungen Vs. so daß wenn die miteinander verbundenen Steucrelckirodcn der p-Kanal-Einrichtung und n-Kanal-Einrichtungen im COSMOS-Paar an eine der Betriebs- oder Speisespannungen V+ oder V— gelegt werden, nur eine der Einrichtungen in den leitfähigen Zustand durehgeschaltel wird. Hierdurch wird ein Leistungsverbrauch im Ruhezustand im wesentlichen vermieden und die COSMOS-Paarc verbrauchten Lcistung von der Speisespannungsquelle praktisch nur wenn sie schalten.

Die Schaltungsanordnung gemäß F i g. 1 enthält ferner p-Kanal-FET P 12. P 22. P 32 sowie n-Kanal-FET N 12, N 22 und N32, welche außer ihrer angeschlossenen Steuerelektroden noch jeweils eine zusätzliche schwimmende Gate- oder Steuerelektrodenstruktur aufweisen und GIMOS-FET des aus der bereits erwähnten US-PS 41 62 504 bekannten Typs sind. Wenn man zwischen Source und Steuerelektrode eines der n-Kanal-GIMOS-FETA/12, Λ/22, A/32 eine Source-Gate-Programmierspannung legt, die eine positive Polarität und eine wesentlich größere Amplitude als (V+)—(V— ) hat, wird die zwischen dem Kanal und der schwimmenden Steuerelektrodenstruktur gespeicherte Ladung geändert, so daß der betreffende FKT, solange er nicht neu programmiert wird, auf normale Logikspannungswerte oder binäre Informationssignalc mit einem Verhalten reagiert, wie es für einen Verarmungs-FET typisch ist, d. h. daß der Kanal der Einrichtung für alle positiven Source-Gate-Spannungen V_Gs einschließlich Null voll durchgeschaltet ist. Der n-Kanal-GIMOS verhält sich dann also für die bei normalen logischen Schaltfunktionen oder Verknüpfungen auftretenden Bctricbsspiinnungen wie ein Kurzschluß zwischen Source und Drain.

Wenn andererseits zwischen Source und Gate eines solchen n-Kunal-GIMON-FETs eine negative Source-Gate-Programmierspannung ausreiciicudcr Größe gelegt wird, tritt eine derartige Änderung der zwischen den Kanal und dem schwimmenden Gate gespeicherten Ladung ein. daß sich das FET für Spannungen, wie sie bei normalen Verknüpfungen auftreten, wie ein Anreichungs-FET mit einer Schwellcnwertspannung Vs,die wesentlich größer als (V+)—(V— ) ist. verhält. Der n-Kanal-GIMOS FET verhält sich dann also für die bei normalen Verknüpfungen auftretenden Betriebsspannungen wie eine Unterbrechung zwischen Source und Drain.
In analoger Weise kann ein p-Kanal-GIMOS-FET so programmiert werden, daß er als Kurzschluß zwischen Source und Drain wirkt, indem man zwischen Source und Gate eine negative Source-Gate-Programmierspannung einer Amplitude legt, die wesentlich größer als (+ V)-(— VJ ist, oder man kann ihn so programmieren, daß er als Unterbrechung zwischen Source und Drain wirkt, indem man zwischen Source und Gate eine genügend große positive Programmierspannung legt. (Die in der US-PS Λ1 62 504 beschriebenen GIMOS-FET sind bilaterale Einrichtungen, soweit es den gemeinsamen Gate-Anschluß betrifft und ihre Programmierung kann in gleicher Weise dadurch erfolgen, daß die Programmierspannungen zwischen Drain und Gate anstatt zwischen Source und Gate anlegt.)

Die Schaltungsanordnung gemäß Fi g. 1 enthalt weiterhin einen Programmier- oder Sc!\reibdeccdierer WD. der durch eine dreistellige Binärzahl gesteuert wird, um die GIMOS-FET innerhalb der folgenden Einschränkungen programmieren zu können: Der p-Kanal von Pll ist ein Kurzschluß, wenn der η-Kanal von Λ/ll eine Unterbrechung darstellt und er wirkt umgekehrt als Unterbrechung, wenn der η-Kanal von N 11 ein Kurzschluß ist. Der p-Kanal von P2\ ist ein Kurzschluß, wenn der η-Kanal von N21 eine Unterbrechung darstellt und umgekehrt eine Unterbrechung, wenn der n-K.an.a! von Λ/21 einen Kurzschluß bildet. Der p-Kanal von P31 ist ein Kurzschluß, wenn der η-Kanal von N31 eine Unterbrechung darstellt und umgekehrt eine Unterbrechung, wenn der η-Kanal von N31 ein Kurzschluß ist. Die p-Kanal- und n-Kanal-GIMOS-FET können so ausgelegt oder konstruiert sein, daß dieselbe Programmspannung gleichzeitig den Einrichtungen zugeführt werden kann, welche alphanumerische Bezugszeichen mit gleichen Zahlenbestandteilen aufweisen, so daß die zweiaderigen Programmierspannungs-Leitungen SI, B2 und S3 zumindest zum Teil durch einaderige Leitungen ersetzt werden können. Die Programmierspannungen vom Schreib-Decodierer WD sollen auf ein Massepotential zwischen V— und V+ bezogen sein.

Die Source-Elektroden der p-Kanal-GIMOS-FET P 12. P22 und P32 sind mit einer an die Klemme V+ angeschlossenen positiven Speisespannungsschiene angeschlossen, so daß das Anlegen der Source-Gate-Programmierspannungen an diese Transistoren unmittelbar durch Anlegen der auf Masse bezogenen Spannungen an die Gate-oder Steucrelektroden erfolgen kann. Die Source-Elektrode des n-Kanal-GIMOS-FETs N 12 ist an eine mit der Speisespannungsklemme V— verbundene negative Speisespannungsschiene angeschlossen, so daß

die Source-Gate-Programmierspannung für diesen Transistor ebenfalls einfach durch Änderung der Gate-Spannung erfolgen kann. Es treten jedoch Probleme auf, wenn die Programmierspannung an die Steuerelektroi,.. des n-Kanal-GIMOS-FETs N 22 oder N 32 angelegt werden soll, da die Kanäle dieser Transistoren mit keinem Ende an Masse, V— oder V+ liegen. Der mit seiner Source an V— angeschlossene n-Kanal-FET N 19 legt, wenn seiner Steuerelektrode ein positiv-logischer »hoher« Wert oder eine »1« (d.h. ein negaiiv logischer niedriger Wert oder eine »Null«) zugeführt wird, die Verbindung zwischen dem Drain von N 12 und der Source von Λ/22 an das Potential V-. so daß eine Programmierung von N22 durch eine Source-Gate-Spannung möglich isl (sowie eine Programmierung von N12 durch eine Drain-Gate-Spannung).

Der mit seiner Source an V— angeschlossene n-Kanal-FET N29 legt bei Ansteuerung mit einem positiv-logischen hohen Signalwert oder einer »Eins« an seiner Steuerelektrode die Verbindung zwischen dem Drain vor

eo /V 22 und der Source von N 32 an V-. so daß eine Programmierung von /V32 durch eine Source-Gate-Span nung oder eine Programmierung von N 22 durch eine Drain-Gate-Spannung möglich ist. Der mit seiner Sourci an V- angeschlossene n-Kanal-FET N 39 legt das Drain von AV32 auf V— . wenn seinem Gate ein positiv-logi scher hoher Signal wert oder eine »Eins« zugeführt wird, so daß dann eine Programmierung von N 32 durch eini Drain-Gate-Spannung möglich ist. Der positiv-logische hohe Signalwcrt oder die »Eins« wird den Steuerelek iroden von /V 19. N 29 und N33 gleichzeitig über eine Schreibsignalklemme S zugeführt. Bei bestimmte! Schaltnetzen oder Verknüpfungsschahungen kann es wünschenswert sein, die Reihenfolge der GIMOS-FE" und der einen festen Schwellenwert Vs aufweisenden FET in der Reihenschaltung umzukehren, /. B. zwischci den Klemmen + V und Λ. wobei dann hinsichtlich des Ank-gcns der Programmiersp;innungcn an dun GIMOS

J1 tu Tiv

fill" ein ähnliches Problem auftritt wie hinsichtlich der Programmierung von Λ/22 und N 32; dieses Problem läßt sich auf ganz, analoge Weise lösen wie bei der Programmierung von N 22 und N 32, indem man einen p-Kanal-I IT mit festem Vs vorsieht, der beim Durchschalten eines der Enden des Kanals des GIMOS-FETs mit V+ verbindet.

Das Verbinden oder »Klemmen« von sonst auf keinem festen Potential liegenden Schaltungspunkten während der Programmierung kann als Umschaltung von Teilen der Schaltungsanordnung während des Programmieren angeschen werden, so daß alle Kanäle der p-Kanal-FKTs mit programmierbarer Schwellenspannung Vs einander Darallelgeschaltcl sind, wobei zumindest das erste Ende ihrer Kanäle mit einem Schaltungspunkt verbunden ist, der auf einer Referenzspannung (/.. B. V+) liegt, auf die die den jeweiligen Steuerelektroden zuzuführenden Programmierspannungen bezogen werden können, und alle Kanäle der n-Kanal-FET mit programmicrbarer Schwcllenspannung Vs in der Schaltung sind einander parallelgeschaltei, wobei zumindest die ersten Enden ihrer Kanäle mit einem Schaltungspunkt verbunden sind, der auf einer Referenzspannung (z. B. V—) liegt, auf die die ihren Steucrclekiroden zuzuführenden Programmierspannungen bezogen werden können. Bei dieser Betrachtung muß man jedoch Obacht geben, daß man Schaltungsverbindungen ausschließt, die direkt zur Signalausgangsklemme A führen, wenn die Referenzspannungen verschieden sind, mit denen die einer. programmierbaren Schwellenwert Vs aufweisenden p-Kanal- und n-Kanal-FET programmiert werden. Dies ist zur Verhinderung eines unerwünschten Kurzschlusses /wischen diesen Referenzspannungen während der Programmierung erforderlich. Bei komplexen programmierbaren logischen Schaltnetzen, wie sie im folgenden noch erläutert werden, insbesondere Schaltnctzen. die mit Standardzellen-Halbleiter-Layout und spezialisierten Metallisierungsmustcrn konstruiert sinu, kann es /-«vcckuiäßig sein, die Klemme" V+ und V—- während der Programmierung an die gleiche Spannung zu legen und ein Klemmen oder Anschalten aller Schaltungspunkte an diese gemeinsame Spannung vorzusehen, also im Effekt die Kanäle aller FET mit programmierbarem Schwellenwert Vs parallelzuschalten.

Die Transistoren, die während der Programmierung /um Klemmen oder zur Refercnzspannungsanschaltung von sonst nicht auf festem Potential liegenden Schaltungspunkten verwendet werden, sollen Bauelemente ausreichender Größe sein, so daß sie die während der Programmierung in den Kanälen der GlMOS-FET fließenden Ströme führen können, ohne daß der geklemmte Schaltungspunkt von der Referenzspannung nennenswert abweicht. Diese Klemm-Transistoren brauchen andererseits im allgemeinen nicht mit hohen Geschwindigkeiten zu arbeiten, so daß die größeren Abmessungen tragbar sind. Ein vorteilhaftes Merkmal der programmierbaren Schaltnetze gemäß der Erfindung besteht darin, daß die Programmierspannungsquellen und die die Spannung an die Schreib-Klemmen S liefernden Spannungsquellen nur die Steuerelektroden von Feldeffekttransistoren zu speisen brauchen, so daß die Belastung niedrig ist und die Zuführungsleitungen oder Stromschienen klein gehalten werden können. Wenn das programmierbare Schaltnetz monolithisch auf der Oberfläche eines Siliciumkörpers oder aus Silicium auf Saphir integriert ist, kann man daher polykristallines Silicium für die Zuleitungen oder Stromschienen verwenden.

Die Schaltungsanordnung gemäß Fig. 1 isl analog zu bekannten COSMOS-Verknüpfungsgliedern für Positivlogik-Eingangssignale an den drei Eingangsklemmen El, £2 und £3 und das Ausgangssignal an der Ausgangskiemme A ein NAND-Glied mit drei Eingängen oder für Negativlogiksignale ein NOR-Glied mit drei Eingängen, vorausgesetzt, daß die GIMOS-FET wie folgt programmiert worden sind: Die p-Kanal-G!MOS-FET P12, P22. P32 sind so programmiert, daß sie die Quellen der einen festen Schwellenwert Vs aufweisenden p-Kanal-FET Pll, P21 und P31 zur Klemme V+ kurzschließen und die n-Kanal-GIMOS-FET N12, N22 und /V 32 sind so programmiert, daß sie als Unterbrechungen oder unendlich große Widerstände parallel zu den Kanälen der feste Schwellenwerte Vs aufweisenden n-Kanal-FET /VIl, A/21 und N31 darstellen. Wenn einer und nur einer der p-Kanal-G IMOS-FET P12, P22 oder P32 als Unterbrechung anstatt als Kurzschluß programmiert ist und wenn der n-Kanal-GIMOS-FET, der im numerischen Teil seines alphanumerischen Bezugszeichens die gleiche erste Ziffer hat, als Kurzschluß programmiert ist, arbeitet die Schaltung gemäß Fig. 1 analog bekannten COSMOS-Verknüpfungsgliedern als NAND-Glied mit zwei Eingängen für Positivlogik-Signale an zwei ihrer Eingangsklemmen, während sie auf Signale, die der dritten Eingangsklemme zugeführt sind, nicht anspricht. Wenn zwei der p-Kanal-GlMOS-FET P12, P22, P32 als Unterbrechungen programmiert sind und die n-Kanal-GIMOS-FET, die in den numerischen Teilen ihrer alphanumerischen Bezugszeichen die gleiche erste Ziffer aufwiesen, als Kurzschlüsse programmiert sind, arbeitet die Schaltung gemäß F i g. 1 wie ein einfacher COSMOS-lnverter oder Negierer und invertiert die der einen Eingangsklemme zugeführten binären Signale, während er auf die binären Signale, die einer oder beiden anderen Eingangsklemmen zugeführt sind, nicht reagiert. Die positiv-logischen Schaltfunktionsgleichungen, die die Antworten oder Ausgangssignale Γι bis Tj an der Klemme A für die binären Eingangssignale /1, /2 und Λ an den Klemmen £ 1, £2 bzw. £3 beschreiben, sind zusammen mit den Zuständen der GI MOS- FET, aufgrund derer sich die betreffenden Schaltfunktionen ergeben, in der folgenden Tabelle aufgeführt:

Programmier-Cocle
K₁₂-V₂₂-V₁₂

Durchgcschaltelc GIMOS-FET

Gesperrte
GIMOS-FET

Schalifunktion

10

15

20

000
001
010
Oil
100
101
110
111

P 12. P 22. P 32 Pi2.P22.N32 Pi2.N22.P32 P 12, N 22. N 32 Ni2,P22.P32 N 12, P 22. N 32 Ni2.N22.P32 N\2.N22.N32

Λ/12,/V 22. Λ/32 Λ/12, Λ/22, P32 Λ/12, P 22. /V32 N 12, P 22. /'32 Pi2.N22.N32 Pi2.N22.P32 Pi2.P22.N32 Pi2.P22.P32

T„,=77

30

35

40

45

50

55

60

65

Die oben ausgeführten und im Rest dieser Beschreibung enthaltenen Schnltfunkiionsglcichungen (Boolesche Gleichungen) sind in der üblichen Notation geschrieben, in der das binäre Komplement eines Signals durch einen Querstrich, die UND-Verknüpfung durch das Mal-Zeichen und die ODF.R-Verknüpfung durch das Plus-Zeichen bezeichnet sind. Der Programmiercode in der linken Spalte der Tabelle gibt die Programmierspannungen an. die die in den mittlerer. Tabellen angegebenen gespeicherten Betricbs/uständc: der Transistoren zur Folge haben, wobei eine Eins bzw. eine Null einen hohen bzw. niedrigen Programmiersignalwcri bedeuten. V₁₂ ist die den Steuerelektroden von P12 und N 12 zugeführte Spannung. V₂₂ ist die den Stcucrclcktroden von P 12 und N 12 zugeführte Spannung, V₂₂ ist die den Steuerelektroden von P22 und N 22 abgeführte Spannung und V₅₂ ist die Steuerelektroden von P32 und N 32 zugeführte Spannung.

In F i g. 2 ist ein programmierbares Verknüpfungsglied dargestellt, dessen Schaltung gegenüber der der Fig.! so abgewandelt worden ist, daß die Programmierspannungen über die gleichen Leitungen zugeführt werden können, die auch für die Übertragung der logischen oder binären Signale dienen, wie es oft auch bei bekannten programmierbaren Schaltnetzen der Fall ist. F i g. 3 zeigt eine Abwandlung des Schaltnetzes gemäß F i g. 2, bei der jede Reihenschaltung aus einem FET mit festen Vs und einem GIMOS-FET mit schwimmendem Gate, das symmetrisch über den Kanal zwischen Source und Drain-Zone angeordnet ist, durch das elektrische Äquivalent ersetzt ist, nämlich einen einzigen GIMOS-FET mit schwimmendem Gate, das über dem Kanal unsymmetrisch zwischen Source- und Gate-Zone so angeordnet ist, daß es nur eine dieser Zonen überlappt, z. B.. wie dargestellt, die Source-Zone, wie es z. B. in der oben erwähnten US-Zone PA 1 81 662 beschrieben ist. Homologe der programmierbaren Schaltnetze gemäß F i g. 1,2 und 3, bei denen die p-Kanal-FET durch n-Kanal-FET entsprechender Typen ersetzt sind, und die Polaritäten der Speisespannungen dementsprechend umgekehrt sind, so daß Pcsitivlogik-NOR-Glieder oder Negativlogik-NAND-Glicder entstehen, sind selbstverständlich ebenfalls möglich.

Wer mit der Konstruktion von COSMOS-Schaltnetzen vertraut ist. weiß, daß eine Anordnung individueller NAND- und NOR-Glieder, die zu einer Parallel-Reihcn-Schaltung verbunden sind, normalerweise auf eine einfachere Schaltung reduziert werden kann, bei der die NAND- und NOR-Verknüpfungen nicht langer bestimmten individuellen Gruppen von Einrichtungen zugeordnet wcden können. Die Erfindung ist auch auf solche Schaltnetze ebenso wie auf programmierbare Einfach-Mchrfach-Eingang-Verknüpfungsglieder oder Schaltnetze anwendbar. Eine generelle Beschreibung der diesbezüglichen Maßnahmen ist schwierig und mühevoll, so daß hier nur ein spezielles Beispiel für den Entwurf eines solchen Schaknctzes erläutert werden wird. Aufgrund dieser Erläuterung sollte ein mit der Konstruktion von Schallnet/en vertrauter Durchschnittsfachmann ohne Schwierigkeiten in der Lage sein, die Erfindung ganz generell auf solche Schaltungen anzuwenden.

Als erstes muß eine allgemeine Boolesche oder Schaltfunktionsgleichung aufgestellt werden, von der man aus Erfahrung weiß, daß sie komplex genug ist, um alle gewünschten Programmierallcrnativen zu liefern. Als spezielles Beispiel sei die folgende Verknüpfungsgleichung als allgemeine Schaltfunktionsgleichung gewählt:

To-[T₇] · [(h)+(h ■ U)]

Die Form dieser Schaltfunktionsgleichung, bei der alle Eingangssignale überstrichen oder »niedrig« sein müssen, um ein »hohes« Ausgangssignal zu ergeben, zeigt dem mit dem Entwurf von COSMOS-Schaltnelzen vertrauten Fachmann, daß mit nur einen niedrigen Wert aufweisenden Eingangssignalen das äquivalente nichtprogrammierbare COSMOS-Schaltnetz ein Netzwerk hoher Leitfähigkeit zwischen den Klemmen V'+ und A sowie ein Netzwerk hoher Impedanz zwischen den Klemmen A und V— enthalten sollte. Das Netzwerk hoher Leitfähigkeit kann dann p-Kanal-FET, die in den Kurzschlußzustand durchgeschaltet sind, enthalten und das Netzwerk hoher Impedanz kann n-Kanal-FET enthalten, die in den Sperrzustand geschaltet sind. In der Verknüpfungsgleichung sind die Klammern in ewas unüblicher Weise so gesetzt, daß jeder Term eine UND- oder ODER-Verknüpfung mit einem Term, der in eine Klammer der gleichen Ordnung steht, bildet, hierdurch soll die Anwendung der folgenden Regeln vereinfacht werden: Für Netzwerke hoher Leitfähigkeit bedeuten die UND-Terme einer Verknüpfungsgleichung Reihenschaltungen von durchgeschalteten Schaltelementen und die ODER-Terme Parallelschaltungen von durchgeschalteien Schaltelementen. Für die Netzwerke hoher lmedanz bedeuten die UND-Terme einer Verknüpfungsgleichung andererseits Parallelschaltungen von gesperrten Schaltelementen und die ODER-Terme Reihenschaltur^en von gesperrten Schaltelementen.

Wendet man die erste dieser Regeln auf die gewählte Verknüpfungsgleichung an. so erfordert die UNu-Verknüpfung von % und T=. in dem in F i g. 4 dargestellten konventionellen nichtprogrammierbaren COSMOS-Verknüpfungsglied eine Reihenschaltung der durchgcschalteten p-Kanäle der FET P41 und P51. Die ODER-Ver-

knüpfung von (k) mit (h ■ U) erforcicri eine Parallelschaltung des p-Kanals des FETs P61 mit dieser Reihenschaltung. Die UND-Verknüpfung des Verknüpfungsterms [(L) +(h ■ A)]. der der resultierenden Parallel-Reihenschaltung zugeordnet ist und der Term [/;] erfordern, daß die Parallel-Reihenschaltung mit dem p-Kanal e. les weiteren FET P71 in Reihe geschallet wird. Die Steuerelektroden von P41, P51, P61 und P71 sind mit Eingangsklemmen £4, £5, £6 bzw. £7 verbunden, denen die binären Positiv-Logik-Eingangssignale /₄, h, I_b bzw. h zugeführt sind, die den Leitungszustand der betreffenden Transistoren steuern.

Aulgrund der Anwendung der zweiten Regel auf die gewählte allgemeine Verknüpfungsgleichung erfordert die UND-Verknüpfung von Λ und U eine Parallelschaltung der nichtleitenden n-Kanäle von FETs N41 und Λ/51. Die ODER-Verknüpfung von (It,) mit (h ■ U) erfordert eine Reihenschaltung des n-Kanals des FETs N 61 mit dieser Parallelschaltung. Die UND-Verknüpfung im Term [(L)+ (h ■ U)], die der resultierenden Serien-Parallel-Schaltung zugeordnet ist und der Term [/?] erfordern, daß der Reihen-Parallelschaltung der η-Kanal eines weiteren FET Λ/71 parallclgeschaltet wird. Die Steuerelekiroden von /V41, N51, /V61 und /V71 sind mi den Eingangsklemmen /4, Λ, A> bzw. /7 verbunden, denen binäre Positiv-Logik-Eingangssignale /4, h, 4 bzw. /; zum Steuern des Leitungszustands der betreffenden Transistoren zugeführt sind.

F i g. 5 zeigt den ersten Schritt bei der Umwandlung des nichc programmierbaren Schaltnetzes gemäß F i g. 4 in ein programmierbares Schaltnetz gemäß der Erfindung. Die Schaltvorrichtungen, die während der Programmierung des Schaltnetzes für den Kurzschluß bzw. das Klemmen von Schaltungspunkten beiiötigt werden, sind der Übersichtlichkeit halber weggelassen worden. Bei den Reihen- und Parallelschaltungen von Transistoren, die im folgenden beschrieben werden, handelt es sich, genauer gesagt, um die Reihen- und Parallelschaltungen der Stromkanäle dieser Transistoren, soweit nicht ausdrücklich etwas anderes gesagt wird. Xi

Die unter Bezugnahme auf die Fig. 1,2 und 3 beschriebenen NAND- und NOR-Glieder stellen eine degenerierte Form der allgemeinen Klasse von Schaltnet/.en dar, die nun beschrieben wird, und man könnte bei ihrer Betrachtung dazu verleitet werden, irrtümlich anzunehmen, daß die Regel für die Konstruktion komplizierterer Schaltnetze darin bestände, jeder Parallelschaltung von Verknüpfungs-FETs einen GIMOS-FET gleichen Leitungstyps in Reihe zu schalten und jeder Reihenschaltung von Verknüpfungs-FETs einen GIMOS-FET gleichen Leitungstyps parallclzuschalten, sowie die Steuerelektroden der GIMOS-FET-Paare entsprechend denen der Verknüpfungs-FET-Paare zu schalten, die durch sie gesteuert werden. Die wirklichen Regeln sind etwas komplexer.

Die GIMOS-FET sind den Verknüpfungs-FET nicht einfach auf einer entsprechenden Basis zugeordnet, sondern vielmehr auf einer entsprechenden Basis sowohl der Verknüpfungs-FET als auch der Schaltnetz-Zweige, in denen sie angeordnet sind. Dies i'ührt zu den folgenden drei Regeln für die Herstellung eines programmierbaren Schaltnetzes aus der für die Realisierung der komplexesten Schaltnetzgleichung verwendeten COSMOS-Schaltung:

Regel 1

Jedem logischen oder Verknüpfungs-FET und jeder Parallel-Kombination von Schaltungszweigen in Reihe mit einem Verknüpfungs-FET oder einer Paraüelkumbinaiion von Schaltungszweigen so!! ein GlMQS-FET zu Programmierungszwecken parallelgeschaltet werden.

Regel II

Jedem Verknüpfungs-FET und jeder Reihenkombination von Schaltungszweigen, die in einer Parallelschaltung mit einem Verknüpfungs-FET oder einer Reihenschaltung von Schaltungszweigen liegen sollen, soll ev: GIMOS-FET zur Programmierung in Reihe geschaltet werden und die resultierenden Reihenschaltungen sollen statt dessen parallelgeschaltet werden.

Regel III

Die Steuerelektrode der GIMOS-FET, die dual sind, soweit es die Admittanz und Impedanz in ihren jeweiligen Netzwerken, die die Klemme .4 selektiv mit den Klemmen V+ bzw. V— verbinden, betrifft, werden miteinander verbunden, so daß ihnen die Programmierungsspannung über die gleiche Leitung zugeführt wird.

Wenn man die Schaltungsanordnung gemäß F i g. 4 gemäß diesen Regeln in die gemäß F i g. 5 umsetzt, werden P41 und P51, die in einer Reihenschaltung mit einem anderen FET (d. h. miteinander) liegen, also mit dem p-Kanal-GIMOS-FET P 42 bzw. P52 parallelgeschaltet. /V41 und Λ/5Ί liegen in einer Parallelschaltung mit einem anderen FET (d.h. miteinander, sie werden also mit p-Kanal-GlMOS-FET Λ/42 bzw. N52 in Reihe geschaltet und diese Reihenschaltungen werden dann parallelgeschaitet. P42 und Λ/42 sind dual. P42 ist ein Reihenimpedanzelement und Λ/42 ein Parallelkonduktanzelement, so daß ihre Steuerelektroden mit der gleichen Programmierungsleitung verbunden werden, die zu einer Klemme PR 4 führen. In entsprechender Weise sind P52 und Λ/52 dual und ihre Steuerelektroden werden mit der gleichen Programmierungsleitung und einer Klemme PR 5 verbunden.

Die Reihenschaltung aus P41 und P51 in Fi g. 4 liegt mit FET P61 parallel, so daß die Regel Il anzuwenden ist, die fordert, daß der Reihenschaltung aus P41 und P51 ein p-Kanal-GlMOS-FET82in Reihe geschaltet wird und ein p-Kanal-GIMOS-FET P62 in Reihe mit FET P61 (F i g. 5) eingesetzt wird. Die Parallelschaltung Λ/41 und Λ/51 in Fig.4 liegt in Reihe FET /v6i, so daß gemäß Regel I ein n-Kanal-GiMOS-FET ,V82 der Parallelschaltung parallelgeschaltet wird und Λ/61 ein n-Kanal-GIMOS-FET Λ/62 parallelgeschaltet wird. P62 und Λ/62 sind duale KoniDonenten. so daß ihre Steuerelektroden an die gleiche Programmierungsleitung ange-

schlossen werden, die zu einer Klemm? PR6 führt P82 und NSZ sind dual und mit ihren Steuerelektroden an eine Klemme PR 8 angeschlossen.

P71 liegt in Reihe mit der Parallelschaltung der anderen oben beschriebenen p-Kanal-FET, so daß sie mit einem p-Kanal-GIMOS-FET P72 bzw. P92 überbrückt (parallelgelegt) werden. In F i g. 4 liegt N 71 parallel zur Reihenschaltur g der anderen oben erwähnten n-Kanal-FET, so daß sie in F i g. 5 mit einem n-Kanal-GlMOS-FET N 72 bzw. N 92 in Reihe geschaltet werden, bevor sie parallelgeschaltet werden. P 72 und N 72 sind dual, so daß ihre Steuereiektroden mit einer gemeinsamen Klemme PR 7 verbunden werden. P 92 und N 92 sind dual und mit ihren Steuerelektroden an eine Klemme PR 9 angeschlossen.
Soweit beschrieben, erfordert das programmierbare Schaltnetz sechs Programmierungsleitungen, die über die

ίο Programmierungsklemmen PR 4, PR 5, PR 6. PR 7, PR 8 und PR 9 zugänglich sind. Es ist wünschenswert, die Anzahl der für ein Schaltnetz erforderlichen Programmierungsleitungen, falls möglich, auf die Anzahl der logischen oder Binärsignal-Eingangsklemmen zu reduzieren, so daß ein Zugang zu den Programmierungsleitungen über die Binärsignal-Eingangsklemmen möglich ist und keine eigenen Programmierungsklemmen benötigt werden. Ein erster Schritt in dieser Richtung besteht darin, nach einer Programmierungsredundanz zu suchen und dies kann, insbesondere bei einfacheren Schaltnetzen, durch eine Betrachtung der Schaltung geschehen. Betrachtet man beispielsweise F i g. 5, so sieht man sofort, daß P92 und N92 überflüssig sind. Der durch P92 bewirkte Kurzschluß kann durch gleichzeitiges Durchschalten von P 42. P 52 und P 82 erreicht werden. Die Unterbrechung durch N 92 kann durch gleichzeitiges Sperren von N 42, N 52 und N 82 bewirkt werden.

Durch einiges Nachdenken wird man zu dem Ergebnis kommen, daß die Überflüssigkeit von P92 und N 92 zeigt, daß die Regeln 1 und Il für die Konstruktion des programmierbaren Schaltnetzes etwas allgemeiner sind als sie zu sein brauchen. Es gibt zwei Zusätze zu den Regeln 1 und II. die bei gleichzeitiger Anwendung eine anschließende Reduzierung des Schaltnetzes überflüssig machen, nämlich:

Zusatz zu Regel I

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Regel I gilt nicht für Reihenschaltungen einer Mehrzahl von Parallelkombinationen.

Zusatz z-j Regel Il
Regel H gilt nicht für Parallelschaltungen einer Mehrzahl von Reihenschaltungen.

Für den zweiten Schritt zur Reduzierung der Anzahl dßr für die Programmierung des Schaltnetzes erforderlichen Leitungen werden die Gründe rekapituliert, die das Einsetzen von P82 und /V82 in das Schaltnetz gemäß F i g. 5 notwendig machten. P 82 ist in die Schaltung eingefügt, um einen Kurzschluß des P61 und P 62 enthaltenden Zweiges zu vermeiden, wenn P 42 und P 52 beide in den durchgeschalteten Zustand programmiert werden, und Λ/82 wurde in die Schaltung eingefügt, um eine Unterbrechung des Anschlusses der Source von Λ/61 zu verhindern, wenn sowohl N 42 als auch N 52 in den Sperrzustand programmiert werden. Die Programmierungsbedingung, die zu Schwierigkeiten führt, besteht in dem Anlegen von Signalen niedrigen Wertes an die verbundenen Steuerelektroden von P 42 und N42 sowie die verbundenen Steuereiektroden von P52 und /V52. Wenn P82 durch ein programmierbares Schaltgiied ersctzi werden könnte, das nur für diese Programmierungsbedingung gesperrt werden kann, und wenn Λ/82 durch ein programmierbares Schaltglied ersetzt werden könnte, das nur durch diese Programmierungsbedingung durchgeschaltet wird, könnten diese beiden Schaltglieder, die P82 und Λ/82 ersetzen, über die gleichen Leitungen programmiert werden wie P42, Λ/42 und P52, N52. Ein programmierbares ODER-Glied in Negativlogik, d. h. zwei parallclgeschaltete n-Kanal-GIMOS-FET N 84 und Λ/85, ist also der geeignete Ersatz für P82. Der geeignete Ersatz für N 82 ist ein programmierbares Negativlogik-UND-Glied, d. h.zwei in Reihe geschaltete p-Kanal-GIMOS-FET P 84 und P85.

Fig.6 zeigt das resultierende programmierbare Schaltnetz, bei dem die Programmicrungsieitungen, die in F i g. 4 über die Klemmen PR 4, PR 5, PR 6 und PR 7 herausgeführt sind, statt dessen nun über die Binärsignal-Eingangsklemmen £4, £5, £6 bzw. £7 herausgeführt sind. Während der Programmierung schließen die so p-Kanal-FET P49, P59. P69 und P79 unter Steuerung durch einen der Klemme S zugeführten Spannungsimpuls den jeweils mit ihrem Drain verbundenen Schaltungspunkt mit der Klemme V'+ kurz. Dieser Impuls ist bezüglich der Spannung an der Klemme V+ um einen Betrag negativ, der größer als die Schwellenspannungcn Vs vom P49, P59. P69 und P79 ist. Während der Programmierung schließen die n-Kanal-FET N89 und N 99 unter Steuerung durch einen der Klemme S'zugcführten Spannungsimpuls die jeweils mit ihrem Drain verbundenen Schaltungspunkte mit der Klemme V— kurz. Dieser Impuls hat bezüglich der Spannung an der Klemme V"eine positive Richtung und ist dem Betrag nach größer als die Schwellenspannung Vs von N 89 und N 99.

In F i g. 7 ist ein programmierbares Schaltnetz dargestellt, das gegenüber dem der F i g. 6 durch Ersatz von /V41 und W 42 durch einen einzigen n-Kanal-FET Λ/43 mit einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate und durch Ersatz von /V51 und N52 durch einen einzigen N-Kanal-FET /V53 mit bo einem langen angeschlossenen Gate und einem kurzen schwimmenden Gate und durch Ersatz von P61 und P62 durch einen einzigen p-Kanal-FET P 63 mit einem langen angeschlossenen Gate und einem kur/cn schwimmenden Gate, sowie durch Ersalz von N71 und N72 durch einen einzigen n-Kanal-FET N73 mit einem hingen angeschlossenen Gate und einem kurzen schwimmenden date abgewandelt worden ist.

Die Verknüpfungen, die mit den programmierbaren Schiilinei/en gemäß F i g. b unil 7 rcalisieri werden

tn können, sind unten tabellarisch aufgeführt. Der Progrnmiuicruiig.scodc enthalt als Hits Vu. V-,;, W..· und V_n. V₄..

V-,.., K; und Vr.ι sind die Programmierungsspanmingen im ilen Biniirsignal-Kingangsklemmen /Ϊ4. /: 5. /fft rv/w /:"7. Hine Eins im Programmierung«·«)'.!*.· bedeutet, dall die vorangegangene jeweilige Progriimmierungssnan nung Vti, V-,j oiler V₇.. »niedrig« war, eine Null im l'rogniiiiinieriingscode bedeute), «lall diese Programmierung

spannung »hoch« war. Der Fall, daß V_bz im Programmierungscode eine Eins ist, bedeutet, daß die vorherige Programmierungsspannung »hoch« war, eine Null bedeutet, daß die »niedrig« war.

Programmie	Durchgeschal tete	V72	N4ZNSZ P^Z NTZ	Gesperrte	Verknupfungs-
rungs-Code	GIMOS-FET	NM, NSS	GIMOS-FET	Funktion
V12- V52-V62-	N4ZN5ZP6ZP7Z
	NM.NS5	P 42, P52. N6Z P72,
0000	N4ZN5ZN6ZN7Z	P84.P85	To=/7+!/6 · (h+h)]
	NM, NiS	Ρ42,Ρ52,Λ/62,Λ/72,
0001	N4ZNSZN6ZP7Z	P84, P85	T, = Ib- (I5+h)
	N 84, N 85	P42,P52,P62,P72,
0010	N4ZP5ZP6ZN7Z	P84.P85	T2=I1 + I5 +T4
	NM, PSS	P42,P52.P6^N72,
0011	N4ZP5ZP6ZP72,	P84. P85	T3=TTTTT
	NM, PSS	P42.N5ZN62, P72,
0100	N4ZP5ZN6ZN7Z	PM, NSS	T4= h+(k- U)
	NM. PSS	P4ZN5ZN62.N7Z
0101	N4ZPSZN6ZP72,	PM, NSS	T5 = Io ■ U
	NM. PSS	P42, /v'52, P62, P7Z
OUO	P4ZNS2.P6ZN72,	PM, NSS	Tb^lT + H
	PM, NSS	P 4ZN SZ Pf>2,N 72,
OUl	P42, N52, P 62, P72.	PM, NSS	T7=TT
	P84./V85	N4ZP5ZN6ZP72,
1000	P4ZN5ZN6ZN72,	NM, PSS	Te = /7 + (Ib · I5)
	PM, NSS	N4ZP5ZN6ZN7Z
1001	P4ZNS2.N6ZP72,	NM, PSS	T9=(TTD
	PM, NSS	Λ/42. P52. P62, P72.
1010	P4ZPSZP6ZN7Z	N M, PSS	T,o=Tf+TT
	PM, PSS	N4ZP5ZP62.N72,
1011	P42.P52.P62.P72,	NM. PSS	TlI=TT
	PM, PSS	N4ZN52.N6ZP7Z
1100	P4ZP5ZN6ZN72,	NM, NSS	T12=T7TTT
	P84.P85	N4ZN5ZN6ZN72,
1101	P42, P52, N62, P72,	NM. NSS	T13=TT
	P84.P85	N42, N52, P62, P72,
1110	NM, NSS	Tm=T7"
	N42.N5ZP6ZN72,
Uli	NM, NSS	T15 = O

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Wenn der mit der Informationsverarbeitung vertraute Fachmann die verschiedenen programmierbaren Schalt- oder Verknüpfungsfunktionen betrachtet, die aus To abgeleitet werden können, wird er die nötige Erfahrung gewinnen, um eine Funktionsgleichung T₀ aufstellen zu können, die genügend allgemein ist, um alle Verknupfungsfunktionen zu erhalten, die programmierbar sein sollen. Generell soll T₀ so gewählt werden, daß man alle Verknüpfungen, die programmiert werden sollen, erhalten kann, indem man in To bestimmte binäre Eingangsgrößen wegläßt. so

Die oben in Verbindung mit der Entwicklung der programmierbaren Schaltnetze gemäß F i g. 6 und 7 erläuterten Prinzipien lassen sich auf noch kompliziertere programmierbare Schaltnetzt erweitern, wobei selbstverständlich die Komplexität der programmierbaren Schaltglieder zunimmt, mit deren verhindert wird, daß das gleichzeitige Wegprogrammieren einer Mehrzahl von nichtgewünschten logischen oder binären Variablen nebenbei und in unerwünschter Weise auch ein Wegprogrammieren einer benötigten binären Variablen verursacht.

Hinsichtlich des programmierbaren ODER-Gliedes, das die n-Kanal-GIMOS-FET /V84 und N85 enthält, sei noch folgendes bemerkt: Als erstes beachte man, daß diese GIMOS-FbF (obwohl sie als binäre und nicht als lineare Bauelemente betrieben werden) als Source-Folger, d. h. in Drain-Schaltung arbeiten. Normalerweise werden nichtprogrammierbare FET in COSMOS-Schaltnetzen nicht als Source-Folger betrieben, da die Source-GateOffsetüpannung Vas, die aufrechterhalten werden muß, verhindert, daß die Source des Transistors mit dem Drain geklemmt oder kurzgeschlossen wird (und dementsprechend verhindert, daß die Binärsignal-Ausgangsklemme auf die Speisespannung heruntergezogen wird). Die GIMOS-FET des beschriebenen ODER-Gliedes befinden sich jedoch, wenn sie für ein Durchschalten oder einen Kurzschluß programmiert sind, in einem Zustand, in dem sie im Verarmungsbetrieb arbeiten, wobei die schwimmenden Gatepotentiale von NM und Λ/85 nach der Programmierung in den durchgeschalteten Zustand wesentlich positiver bleiben als die positive Speisespannung ander Klemme V+. Die Source von N 84 und Λ/85 kann daher auf die Spannung des jeweiligen Drains Beschältet oder geklemmt werden.

Das Kurzschließen oder Klemmen, das mit im Verarmungsbetrieb arbeitenden Feldcffekteinrichtungen möglich ist, kann in den programmierbaren Verknüpfungsgliedern und Netzwerken noch auf andere Weise ausgenutzt werden. Es ermöglicht im Schaltnetz die Position der Kanäle eines η-Kanal- und p-Kanal-Paares von FET mit programmierbarem Vs und miteinander verbundenen Sieuercleklroden zu vertauschen. Eine solche Vertau-

schung beeinflußt die Programmk-rbarkeit des Schallnetzcs dahingehend, daß die Polarität der Programmierungsspannung, die zur Einstellung eines gegebenen Programms angelegt werden muß. umzukehren ist. Außerdem neigen die Spannungen V'+ und V— dazu, der Programmierungsspannung entgegenzuwirken anstatt sie zu unterstützen, so daß es erforderlich sein kann, die Amplitude der Programmierungsspannung zu erhöhen Wenn jedoch zwei verschiedene logische oder binäre Ausgänge von gemeinsamen Eingangsklemme^ oder

ίο Programmierungsleitungen gleichzeitig zu programmieren sind, kann diese Technik mit Vorteil verwendet werden.

Man beachte, daß in alien bisher beschriebenen Schaltungen das feste Klemmen oder Kurzschließen der Source- und Drainspannungen in den GlMOS-FET. wenn diese für einen Kurzschluß oder durchgeschalteten Zustand programmiert werden, mit Vorteil aussgenutzt wird. Diese Eigenschaft ist es, welche die Einrichtungen oder Komponenten programmierbarer Leitfähigkeit da-an hindert. Offsctspannungcn oder Spannungsabfälle einzuführen, die die komplementäre Symmetrie der Leitungseigenschaften der Vcrknüpfungs-FET mit festem Vs stören würde. Die GIMOS-FET mit programmierbarem Vs ändern die Störungsunempfindlichkeil der COSMOS-Verknüpfungsglieder oder Schaltnetze praktisch nicht. Das heißt also, daß die mittleren Spannungswerte, bei denen die p-Kanal- und die n-Kanai-COSMOS-FET ihre prinzipielle Rolle hinsichtlich der Leitung ändern, dta :h die FET mit programmierbarem Vs nicht nennenswert beeinflußt wird, so daß die komplementäre Symmetrie der Leitungseigenschnften durch bewährte Halblcitcrfabrikationsverfahrcn erhalten werden kann.

Hinsichtlich der Schaltung des ODER-Gliedes mit den FET N 84 und N85 ist ferner noch ungewöhnlich, daß es ein programmierbarer Schalter ist, der ausschließlich für sich eine logische oder Verknüpfungsfunktion mit den Programmbefehlen durchführt, indem er unter Steuerung durch mehrere Eingangssignale und nicht nur durch ein einzelnes Eingangssignal programmierbar ist. Ein solcher programmierbarer Schalter ist nicht nur in programmierbaren Verknüpfungsgliedern und Schaltnetzen von Nutzen, sondern auch in anderen Schaltungen. Beispielsweise kann man solche programmierbaren Schaltungen dazu verwenden, einfachere FET-Schalter in Stromspiegelverstärker mil Stromverstärkungsfaktoren, die durch selektive Verbindungen duch Schalter programmierbar sind, zu ersetzen, wie es in der US-PS 40 64 506 beschrieben ist. Diese Schalter können auch zur Steuerung von Rechenoperationen (Multiplikation. Division. Wurzelziehen. Potenzieren usw.) verwendet werden, die un' ?r Ausnutzung des iogarithmischen Verhaltens von Bipolartransistoren verwendet werden, um nur noch ein weiteres Beispiel für die Nützlichkeit dieser Schaltglicdcr zu geben.

Wenn hier und in den Ansprüchen einzelne Feldeffekttransistoren (FFT) erwähnt werden, so soll sich dieses in erster Linie auf die Funktion dieser Bauelemente bezichen und auch Fälle umfassen, bei denen zwei FET einen gemeinsamen Kanal und verdrahtete GΑΤΕ-Strukturen aufweisen.

Hierzu b Blatt Zeichnungen

Claims (1)

1. Patentansprüche:

   1 Programmierbare Verknüpfungsschaltung mit einer ersten und einer zweiten Speisespannungskiemme (V₊ γ-) einer Ausgangsklemme (A), die wahlweise über eine erste Reihenschaltung, die dm Hauptstrom-

   strecken einer Mehrzahl von Transistoren (N 11. N 21. N 31) eines ersten Leitungstyps enthält, an die erste Speisespannungsklemme oder über die Hauptstromstrecken einer jeden gleichzahhgen Mehrzahl von I ransistoren (PU P2\ P31) eines zweiten, zum ersten Leitungsiyp komplementären Leitungstyps an die zweite Speisespannungsklemme anschließbar ist, und einer Mehrzahl von Eingangsklemmen (E ι bis £3). die jeweils mit den Steuerelektroden eines entsprechenden Transistors jeder Mehrzahl von Transistoren verbunden

   ,ο sind, dadurchgekennzeichnet.daßdie Verknüpfungsfunktion der Verknüpfungsschaltung dadurch elektrisch programmierbar ist, daß mindestens ein Paar von Transistoren (P \2, N12), die jewei.s eine elektrisch programmierbare Schwellenwertspannung zwischen einer Steuerelektrode und einer der die Enden des Hauptstromweges bildenden Elektroden aufweisen, vorgesehen ist; daß die Hauptstrornstrecke des ersten Transistors (N 12) jedes Paares in einer Parallelschaltung zu einem Transistor (NU) der dem ersten Leitungstyp angehörenden Mehrzahl von Transistoren liegt, während die Hauptstromstrecke des zweiten Transistors (P 12) jedes Paares in einer weiteren, zwischen die Ausgangsklemme (A) und die zweite Speisespannungsklemme (V+) geschalteten Reihenschaltung mi« der Hauplstromstrecke desjenigen Transistors (PW) der Mehrzahl von Transistoren des zweiten Leitungstyps liegt, dessen Steuerelektrode mit der gleichen Eingangsklemme (Ei) verbunden ist, wie die Steuerelektrode des Transistors (N U) des ersten Leitungstyps?dessen Hauptstromstrecke die des ersten Transistors (N 12) des betreffenden Paares parallel-