DE2525690C3 - Logische DOT-Verknüpfungsschaltung in Komplementär-Feldeffekttransistor-Technik - Google Patents

Description

Die Erfindung betrifft eine logische DOT-Verknüpfungsschaltung nach dem Oberbegriff des Patentanspruchs 1.

Bei einer solchen »DOT«-Verknüpfung handelt es sich immer um eine Parallelschaltung mehrerer Eingangssignale bzw. um eine Parallelschaltung von zugeordneten Eingangstransistoren, die dadurch eine gemeinsame Ausgangsleitung aufweisen, auf der das Verknüpfungsergebnis auftritt

Zur Durchführung logischer Verknüpfungen sind eine ϊ Vielzahl von logischen Grundschaltungen, beispielsweise NOR-Schaltungen bekannt Eine typische NOR-Schaltung in Feldeffekttransistor-Technologie besteht aus einer Mehrzahl von Eingangstransistoren, die in Parallelschaltung zwischen dem Ausgang und einem

in ersten, festen Potential angeordnet sind. Jedem Transistor wird in dieser Schaltung ein gesondertes logisches Signal zugeführt, das den leitenden oder den gesperrten Zustand der Feldeffekttransistoren bewirkt Zur Vervollständigung der logischen Schaltung ist

ι ϊ zwischen dem Ausgang und einem zweiten Potential ein Lastelement in Form eines Feldeffekttransistors angeordnet, das mit den Eingangstransistoren eine Reihenschaltung zwischen den beiden genannten Potentialen bildet

2<> Das Lasielement als Feldeffekttransistor oder als normaler Widerstand sollte einen sehr hohen Wert aufweisen, um eine niedrige Verlustleistung zu erzielen, wenn einer der Eingangstransistoren leitend ist. Dann wäre auch gewährleistet, daß der Ausgang nahezu das

2"> erste Potential annehmen könnte. Ein zu hoher Lastwiderstand bedingt aber eine hohe Zeitkonstante, so daß nach der Sperrung sämtlicher Eingangstransistoren der Ausgang das zweite Potential nur relativ langsam erreichen kann. Außerdem ist der Ausgangs-

!Ii strom in so einem Fall begrenzt. Verwendet man andererseits niederohmige Lastwiderstände, so ist der Ausgangsstrom relativ hoch und das Umladen des Ausgangs auf das zweite Potential kann aufgrund der niedrigen Zeitkonstante wesentlich schneller erfolgen.

Γ) Ein solcher niederohmiger Lastwiderstand hat jedoch den Nachteil, daß eine hohe Verlustleistung auftritt. Außerdem kann der Ausgang infolge der Spannungsteiiung zwischen dem niederohmigen Lastwiderstand und dem Eingangstransistor nicht annähernd auf das erste

κι Potential gebracht werden.

Es ist nun allgemein bekannt, daß durch die Verwendung von komplementären Feldeffekttransistoren die Verlustleistung einer Schaltung auf ein Minimum gebracht werden kann. Schon aus diesem Grunde nimmt

■i'"> man die bei dieser Technologie erforderlichen komplexeren Strukturen und Herstellungsverfahren im Vergleich zur nichtkomplementären Technik in Kauf. Leider verliert dieser fundamentale Vorteil bei zu niedrigen Lastwiderständen an Bedeutung. Außerdem

>i> ist bei zu hohen Lastwiderständen in den meisten Fällen die Schaltzeit zu groß. Ein einfacher Inverter in Komplementärtechnologie besteht aus einem P- und einem N-Kanal-Feldeffekttransistor, die beide in Serie zwischen einem ersten und einem zweiten Potential

« angeordnet sind. An die Gate-Elektroden der beiden Transistoren wird jeweils ein Eingangssignal gelegt. Das bedeutet, daß die beiden Transistoren abwechselnd als Last- und Eingangstransistor arbeiten. Man erhält auf diese Weise variable Lastwiderstände, deren Werte

ω) durch den gesperrten und den leitenden Zustand der Feldeffekttransistoren bestimmt sind. Der am gemeinsamen Verbindungspunkt der beiden Transistoren liegende Ausgang wird im Gegentakt angesteuert; die Verlustleistung ist dabei außerordentlich gering und die Schaltgeschwindigkeit relativ hoch. Allerdings hat eine derartige Schaltung den großen Nachteil, daß es nicht möglich ist, am Ausgang eine ODER-Verknüpfung durchzuführen. Schaltbare Lastelemente in einer

ODER-Schaltung machen es erforderlich, daß für jeden parallelen Eingangstransistor ein serielles Lastelement vorgesehen werden muß. Andere logische Verknüpfungen, wie beispielsweise UN D-Verknüpfungen, weisen entsprechende Nachteile auf. Es sei hier nur beispielsweise eine NOR-Schaltung mit zwei Eingängen, die aus zwei parallelgeschalteten Transistoren zwischen dem Ausgang und einem ersten Potential besteht, betrachtet. Zwischen dem Ausgang und dem zweiten Potential liegen zwei in Serie geschaltete Lastelemente. Ein Eingangssignal wird an die Torelektrode eines der Eingangstransistoren und an eine Torelektrode eines der in Serie geschalteten Lastelemente gelegt. Es ist offensichtlich, daß mehrere in Serie geschaltete Lastelemente eine wesentliche Herabsetzung der Schaltgeschwindigkeit zur Folge haben.

Außerdem wurde festgestellt, daß die häufige Forderung, eine logische Verknüpfung zwischen auf unterschiedlichen Halbleiterchips angeordneten Eingangstransistoren herbeizuführen, praktisch nur durchführbar ist, wenn ungeschaltete Lastelmente vorgesehen werden.

Um diese Probleme zu lösen, wurde bereits vorgeschlagen, die Lastwiderstände als diskrete Elemente außerhalb des Halbleiterchips anzuordnen. Auf diese Weise lassen sich niederohmige Lastwiderstände verwenden, ohne daß die Folge der hohen Verlustleistung auftretende Wärme des Halbleiterchips belastet. Jedoch ist eine derartige Lösung für hochintegrierte Strukturen nicht diskutabel, weil sie einer hochintegrierten Struktur direkt entgegenzielt. Außerdem ist ein hoher Leistungsbedarf bei den meisten modernen Anwendungen nicht tragbar, es wird vielmehr darauf Wert gelegt, für die Gesamtanlage einen möglichst geringen Leistungsbedarf zu erzielen.

Aus der FR-OS 21 96 560 ist eine logische DOT-Verknüpfungsschaltung zur Realsisierung der ODER- und UND-Funktion in Komplementär-Feldeffekttransistortechnik mit einer Treiberschaltung bekannt. Dabei ist eine Vielzahl von parallelgeschalteten MOS-Transistoren vorhanden, deren Gate-Elektroden mit Eingangssignalen beaufschlagbar sind und die eine gemeinsame Ausgangsklemme aufweisen. Zwischen Ausgangsklemme und der Spannungsquellenklemme ist ein komplementärer MOS-lnverter angeordnet, dessen Ausgangssignal an die Gate-Elektrode des MOS-Transistors des anderen Leitfähigkeiitstyps geführt ist.

Obwohl hier bereits ein Weg gezeigt ist, die Leistungsaufnahme zu verringern und eine höhere Integrationsdichte zu erreichen, hat die darin angegebene Schaltung jedoch den Nachteil, daß sie nicht schnell genug ist, um in hochintegrierter Technik bei sehr schnellen Datenverarbeitungsanlagen eingesetzt werden zu können.

Außerdem ist durch die US-PS 37 49 945 eine mit bipolaren Transistoren aufgebaute schaltbare Konstantstromquelle für MOS-Treiberschaltungen bekanntgeworden. Durch das Vorhandensein von bipolaren Transistoren ist diese Schaltung nicht geeignet, für logische Verknüpfungsschaltungen oder gar Matrizen, die aus einer ganzen Peih? parallelgeschalteter Eingangstransistoren bestehen, zu dienen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine logische Verknüpfungsschaltung in Komplementär-Feldeffekttransistor-Technik zur Durchführung von UND- und ODER-Verknüpfungen mit hoher Integrationsdichte dahingegehend zu verbessern, daß eine sehr kurze Schaltzeit bei vielen vorhandenen parallelgeschalteten Feldeffekttransistoren der Verknüpfung ermöglicht wird.

Die erfindungsgemäße Lösung der Aufgabe ergibt sich aus dem Kennzeichen des Patentanspruchs 1.
-, Mit dieser Schaltung ist eine Lösung gefunden worden, die die an sich wiedersprechenden Bedingungen bei der logischen Verknüpfung von Eingangssigr.alen mit Hilfe parallelgeschalteter Feldeffekttransistoren beseitigt, indem gemäß Kennzeichen des Patentanspruchs 1 ein P-Kanaltransistor und ein parallelgeschalteter Widerstand zwischen Speisepotential und Ausgang der Schaltung angeordnet ist und daß ein N-Kanaltransistor mit einem in Serie geschalteten Widerstand zwischen Speisepotential und Masse angeordnet ist, wobei die Steuerelektrode des erstgenannten Transistors mit dem gemeinsamen Punkt zwischen dem N-Kanaltransistor und dem zugehörigen Widerstand verbunden ist, während die Steuerelektrode des N-Kanaltransistors mit der Quellenelektrode des

2i> P-Kanaltransistors und dem Ausgang verbunden ist. Diese Schaltung ermöglicht sowohl eine ODER-Verknüpfung als auch eine UND-Verknüpfung paralleler Transistoren bei äußerst schneller Schaltung.

Die Erfindung wird nun anhand eines in den

2i Zeichnungen dargestellten Ausführungsbeispiels beschrieben. Es zeigt

Fig. 1 eine Schaltung zur Durchführung einer logischen Verknüpfung und
Fig.2 eine komplexere Schaltung zur Durchführung

jd einer logischen Verknüpfung.

In Fig. 1 ist nun ein Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Die Signaltransistoren 740, Γ42, Γ44 und 746 liegen parallel zwischen dem Ausgangspunkt und Massepotential, um eine

r, NOR-Verknüpfung durchzuführen. Die Ladefunktion wird durch einen Transistor 748 bewirkt, der zwischen dem zweiten Potential (+ V) und dem Ausgangspunkt angeordnet ist. Die P-Kanaltransistoren 74i, 743, Γ45 und 747 liegen in Serie zwischen Masse und dem

4(i Potential + V sowie der Steuerelektrode des Transistors Γ48. Jede der Steuerelektroden der Transistoren Γ41, 743, Γ45 und 747 empfängt das gleiche Eingangssignal, weil sie mit der Steuerelektrode eines jeden der Signaltransistoren 740, 742, 744 und 746

π entsprechend verbunden sind.

Das in Fig. 2 dargestellte Schaltungsbeispiel besteht aus den Signaltransistoren 750, Γ52, 754 und Γ56, die parallel zwischen dem Ausgangspunkt und Massepotential liegen. Jeder der Signaltransistoren empfängt ein

-,(i Eingangssignal an seiner Steuerelektrode, das außerdem auf die Steuerelektroden jedes entsprechenden P-Kanaltransistors T5t, 753, 755 und 757 gelangt. Diese zuletzt genannten P-Kanaltransistoren sind in Serie miteinander verbunden und liegen zwischen

v, Masse und der Steuerelektrode des Transistors 758. Der Transistor 758 liegt mit der Quellenelektrode am Ausgangspunkt und mit der Anode am Potential + V. Der P-Kanaltransistor 760 liegt zwischen dem Potential + V einem gemeinsamen Punkt zwischen den

bo Transistoren T5i und 7"53. Der Transistor 760 empfängt an seiner Steuerelektrode das Komplement des Eingangssignals, das auf den Transistor 750 gelangt. Zwischen dem Potential + V und einem gemeinsamen Puiikt zwischen den Transistoren 753 und 755 ist ein

fei weiterer P-Kanaltransistor 7*62 angeordnet. An seiner Steuerelektrode liegt das Komplement des Eingangssignals der Steuerelektrode des Transistors 752. Zwischen dem Potential + Kund einem gemeinsamen

Punkt zwischen den Transistoren 755 und 757 ist ebenfalls ein Transistor, nämlich 764. angeordnet, an dessen Steuerelektrode das Komplement des Signals von der Steuerelektrode des Transistors 754 anliegt. Außerdem liegt zwischen dem Potential + Vund einem gemeinsamen Punkt zwischen dem Transistor 757 und der Steuerelektrode des Transistors 758 ein weiterer Transistor 766, dessen Steuerelektrode das Komplement des Eingangssignals erhält, das an der Steuerelektrode des Transistors 756 anliegt. Jedes dieser Eingangssignale ist wie aus Fig.5 zu ersehen ist, auch an eine korrospondierende Steuerelektrode der Transistoren 751, 753, 755 und 757 geführt. Die soeben beschriebene Schaltung nach Fig. 2 kann dadurch modifiziert werden, daß z. B. die Transistoren wie z. B. dargestellt durch den Transistor 760 durch eine Schallung ersetzt werden, wie sie in Fig.6 dargestellt ist.

Im nachfolgenden wird nun die Wirkungsweise der Schaltungsanordnung nach den Fig. 1 und 2 beschrieben.

Wie bereits gesagt, führt die Schaltung nach F i g. 1 eine DOT-Funktion aus, indem am Ausgang die negierte ODER-Verknüpfung der Eingänge /1 bis IN erzeugt wird. Wenn irgendein Eingang /1 bis IN sich auf seinem oberen Potentialzustand befindet (+ V wird als binäre Eins aufgenommen), dann wird der entsprechende Signaltransistor 740 bis Γ46 eingeschaltet.

Um die Leistungsaufnahme zu verringern und zwar bei der Durchführung einer DOT-NOR-Funktion, ist eiiie Schaltung nach F i g. 1 geschaffen worden. Wenn einer der Eingänge der Signaltransistoren 740, 742, Γ44 und Γ46 auf den oberen Zustand gebracht wird, wodurch der entsprechende Transistor eingeschaltet wird, dann geht der Ausgangspunkt auf den unteren Potentialzustand.

Ein solches Eingangssignal das sich auf dem oberen

Zustand befindet, gelangt ebenfalls auf die entsprechenden P-Kanaltransistoren 7"41, 743, 745 und 747 wodurch diese in den gesperrten Zustand gehen. Der Widerstand /?3 führt keinen Strom, so daß die Steuerelektrode des P-Kanaltransistors 748 auf der unteren Potentialzustand gesetzt wird. Wenn alle Eingänge /1 bis IN auf den unteren Potentiallevel gebracht wurden, dann sind alle P-Kanaltransistoren 741, 743, 745 und 747 eingeschaltet, wodurch die Torelektrode des Transistors 748 auf den anderen Potentialzustand gebracht wird, was ein Leitendmachen des Transistors 748 bewirkt und den Ausgang auf der oberen Potentialzustand bringt. Wenn sich der Ausgangspunkt auf dem oberen Potentialzustand befindet dann wird die verbrauchte Leistung durch den serieller Weg zwischen + Kund Masse über den Widerstand R 3 und die P-Kanaltransistoren 741, 743, 745 und 747 bestimmt. Dadurch, daß diese Serienschaltung eine relativ hohe Impedanz darstellt, verbraucht ein derartiger Schaltkreis eine äußerst kleine Leistung.

In Fi g. 2 befindet sich der Ausgang auf dem unterer Potentialzustand, wenn irgendeiner der Signaltransistoren 750, 752, 754 oder 756 eingeschaltet ist. Ein solches Eins-Eingangssignal bewirkt, daß der entsprechende P-Kanaltransistor 751, 753, 755 oder 757 sich im Aus-Zustand befindet. Das Komplement des Eingangssignals schaltet einen der entsprechenden Transistoren 760, 762, 764 oder 766 ein. Die Steuerelektrode des Traansistors 58 wird sich auf dem oberen Potentialzustand befinden. Wenn alle Signaltransistoren 750, 752, 754 und 756 durch Null-Eingangssignale ausgeschaltet sind, dann befinden sich alle P-Kanaltransistoren 751, 753 und 757 im eingeschalteten Zustand, wodurch die Steuerelektrode des Transistors 758 auf den unteren Potentialzustand gebracht wird.

Hierzu 1 Blatt Zeichnungen

Claims (2)

1
Patentansprüche:

!. Logische DOT-Verknüpfungsschaltung zur Realisierung der ODER- und UND-Verknüpfung im Komplementär-Feldeffekttransistor-Technik mit einer Treiberschaltung und mit einer Mehrzahl von parallel geschalteten MOS-Transistoren, deren Gate-Elektroden mit Eingangssignalen beaufschlagbar sind und die eine gemeinsame Ausgangsklemme aufweisen, eine zwischen der Ausgangsklemme der Treiberstufe und einer Spannungsquellenklemme liegenden Last, einem MOS-Transistor der einen gegenüber der Mehrzahl von MOS-Transistoren anderen Leitfähigkeitstyp besitzt und zwischen der Ausgangäklemme und der Spannungsquellenklemme liegt, dadurch gekennzeichnet, daß die Gate-Elektrode des MOS-Transistors (7 48) mit weiteren in Serie geschalteten MOS-Transistoren (T41, Γ43, Γ45, T47) die gleichfalls einen gegenüber der Mehrzahl von MOS-Transistoren (T40, T42, T44, T46) anderen Leitfähigkeitstyp besitzen, verbunden ist, daß die Gate-Elektrode der weiteren MOS-Transistoren (T4\ ... T47) jeweils mit der Gate-Elektrode der Mehrzahl von MOS-Transistoren (T40 ... Γ 46) verbunden ist, und daß ein Widerstand (R 3) zwischen der Gate-Elektrode des MOS-Transistors (T48) und der Spannungsquellenklemme(+ V^liegt.

2. Logische DOT-Verknüpfungsschaltung nach Anspruch I, dadurch gekennzeichnet, daß die weiteren in Serie geschalteten MOS-Transistoren P-Kanaltransistoren (T51, Γ63, T55, T57) sind und zwischen Masse und der Gate-Elektrode des MOS-Transistors (Ύ58) angeordnet sind, dessen Quellenelektrode mit dem Ausgang (B) und dessen Drainelektrode mit dem Speisepotential (+V verbunden ist, daß ein P-Kanaltransistor (T60) zwischen dem Speisepoten'.ial (+V) und einem gemeinsamen Punkt zwischen den Transistoren (T5\) und (T53) angeordnet ist, der an seiner Gate-Elektrode das Komplement des Eingangssignals empfängt, und daß zwischen dem Speisepotential (+ V) und einem gemeinsamen Punkt zwischen den Transistoren (T53 und Γ55) ein weiterer P-Kanaltransistor (T62) angeordnet ist, an dessen Gate-Elektrode ebenfalls das Komplement des Eingangssignals liegt, daß zwischen dem Speisepotential (+V) und einem gemeinsamen Punkt zwischen weiteren zwei Transistoren (T55 und Γ57) ein Transistor (T64) geschaltet ist, an dessen Gate-Elektrode ebenfalls das Komplement des Eingangssignals anliegt, und daß zwischen dem Speisepotential (+ V) und einem gemeinsamen Punkt zwischen dem Transistor (T57) und der Gate-Elektrode des Transistors (T58) ein weiterer Transistor (T66) angeordnet ist, dessen Gate-Elektrode ebenfalls das Komplement des Eingangssignals erhält.