DE3510948A1

DE3510948A1 - Schaltungsvorrichtung

Info

Publication number: DE3510948A1
Application number: DE19853510948
Authority: DE
Inventors: Masahiro Iwamura; Ikuro Hitachi Ibaraki Masuda; Yukio Tokio/Tokyo Suzuki; Akira Takasaki Gunma Uragami
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-03-26
Filing date: 1985-03-26
Publication date: 1985-10-03
Also published as: GB2158313A; HK42190A; KR850006783A; GB8504527D0; KR930003013B1; GB2158313B; US4694203A; SG36190G; JPH07107973B2; JPS60200615A

Description

Beschre i_bunq

Die Erfindung betrifft eine Schaltungsvorrichtung. Eine vielfältige Technik ist entwickelt worden, um verschiedene Arten von Elementen in einem einzelnen Halbleitersubstrat zur Erzielung einer integrierten Halbleiterschaltung auszubilden, welche verschiedene Funktionen und einen hohen Integrationsgrad besitzt.

Beispielsweise ist eine Schaltungstechnik zur Kombination von bipolaren Transistoren mit Feldeffekt-· transistoren mit isoliertem Gate (im folgenden als MOSFET bezeichnet) in der japanischen Patentveröffentlichung Nr. 43997/1972 und in der japanischen Offenlegungsschrift Nr. 26181/1977 beschrieben worden.

Die Figur 1 zeigt eine Schaltungsvorrichtung, die von den Erfindern der vorliegenden Erfindung entworfen worden ist und in der ein bipolarer Transistor und ein Feldeffekttransistor mit isoliertem Gate miteinander kombiniert sind. Die in Figur 1 dargestellte Schaltung ist eine Eingangspufferschaltung (Schaltungsvorrichtung) beispielsweise für eine Bi-CMOS-Gatteranordnung (Bipolar/ CMOS-Mischtyp). Die Schaltung besteht aus zwei bipolaren Transistoren Q1, Q2, die eine Ausgangsstufe bilden, einem CMOS-Inverter 12, der den bipolaren Transistor Q1 in invertierter Weise ansteuert, und einen Pufferverstärker (Spannungsfolger) 14, der den anderen bipolaren Transistor Q2 in nicht-invertierter Weise aussteuert.

Diese Schaltung arbeitet wie nachfolgend beschrieben. Ein an den Eingangsanschluß IN angelegtes logisches Signal umfaßt zwei Zweige. Der eine Teil des Eingangs wird in seiner Phase durch den CMOS-Inverter 12 invertiert und der Basis des Transistors Q1 der Ausgangsstufe zugeführt. Der andere Teil des Eingangs wird auf niedrige Impedanz durch den Pufferverstärker 14 gewandelt und gleichphasig der Basis des anderen bipolaren Transistors Q2 der Ausgangsstufe zugeführt. Daher werden die beiden

_ 5 —

bipolaren Transistoren Q1, Q2 in der Ausgangsstufe
leitend gemacht und in komplementärer Weise ausgesteuert. Wenn der eine Transistor Q1 EIN (leitend)
und der andere Transistor Q2 AUS (nicht-leitend)
sind, wird ein veränderlicher Strom der Last Co über den Transistor Q1 zugeführt. Wenn der eine Transistor Q1 AUS ist und der andere Transistor Q2 EIN ist,
so wird die in der Last Co gespeicherte elektrische Ladung über den anderen Transistor Q2 entladen; die kapazitive Last Co wird angesteuert.

Die Schaltungsvorrichtung hat die nachfolgenden Merkmale (Wirkungen).

(1) Der CMOS-Inverter 12 und der Puffer-Verstärker haben nahezu die gleiche Signalübertragungsgeschwindigkeit; daher werden die Basen der beiden Transistoren Q1, Q2 beinahe zur gleichen Zeit und mit einander entgegengesetzter Phasenbeziehung ausgesteuert. Daher
werden die beiden Transistoren Q1, Q2 für eine kurze Zeit gleichzeitig eingeschaltet was ermöglicht, den Durchgangsstrom zu erniedrigen.

(2) Die beiden Transistoren Q1, Q2, die vom npn-Typ sind, können zur Bildung der Ausgangsstufe verwendet werden. Wenn die integrierte Halbleiterschaltung aufgebaut wird, kann daher eine hohe Grenzfrequenz f^

erreicht und eine hohe Arbeitsgeschwindigkeit realisiert werden.

(3) Wenn der bipolare Transistor Q1 in der Ausgangsstufe abgeschaltet wird, so kann die in seiner Basis angesammelte elektrische Ladung schnell durch einen

MOSFET M2 des CMOS-Inverters 12 abgezogen werden. Wenn der andere bipolare Transistor Q2 in der Ausgangsstufe abgeschaltet wird, so kann die in dessen Basis angesammelte elektrische Ladung schnell durch den Ausgang von niedriger Impedanz des Spannungsfolgers 14 abge-5 zogen werden. Das bedeutet, daß die beiden bipolaren

Transistoren Q1 , Q2 in der Ausgangsstufe jeweils Wege haben, um die in den Basen angesammelten elektrischen Ladungen effektiv abzuziehen, wodurch die Umschaltzeit von EIN nach AUS beträchtlich abgekürzt wird.

(4) Da ein Spannungsquellenanschluß p1 des Spannungsfolgers 14 mit dem Ausgangsanschluß AUS verbunden ist, fließt der Entladestrom der mit dem Ausgangsanschluß AUS verbundenen kapazitiven Last Co nicht nur zu dem anderen Transistor Q2 in der Ausgangsstufe, sondern auch zu dem Spannungsfolger 14 als Betriebsstrom von dem ersten Spannungsquellenanschluß p1. In dem Augenblick, in dem der logische Zustand des Pufferausganges AUS sich von "H" (hoher logischer Pegel) nach "L" (niedriger logischer Pegel) ändert, kann sich die in der Last Co gespeicherte elektrische Ladung über den Transistor Q2 und den Spannungsfolger 14 entladen. Daher kann die Steuerleistung für die kapazitive Last Co sehr verstärkt werden, insbesondere in dem Augenblick des Unterbrechens.

(5) Da weiterhin der CMOS-Inverter 12 und der Spannungsfolger 14 hohe Ausgangsimpedanzen besitzen, wird im Vergleich zur Eingangsseite eine hohe Ausgangsimpedanz erzielt.

(6) Der erste Spannungsquellenarischluß p1 des Spannungsfolgers 14 ist nicht mit der Spannungsquelle V_n sondern mit dem Kollektor (Ausgangsanschluß AUS) des Transistors Q2 der Ausgangsstufe verbunden, und das Basispotential des Transistors Q2 ist nicht höher als dessen Kollektorpotential. Daher ist der Transistor Q2 nicht gesättigt.

Die Schaltungsvorrichtung zeigt die nachfolgend beschriebenen ausgezeichneten Merkmale. Die weitere Untersuchung der Problemstellung befähigte die Erfinder, eine Schaltungsvorrichtung in der Form einer integrierten

Schaltung zu realisieren. Sie fanden heraus, daß bei der Bestimmung von Konstanten für die Schaltung eine Reihe von Kunstgriffen notwendig sind, um die Hochgeschwindigkeitseigenschaften und den niedrigen Leistungsverbrauch zu erfüllen, welche für die Schaltungsvorrichtung strikt notwendig sind. Die Erfindung wurde aufgrund der obigen Untersuchung ermöglicht.

Aufgabe der vorliegenden Erfindung ist es, eine neue Schaltungsvorrichtung hoher Güte zu erreichen, die sich für die Realisierung in Form einer integrierten Halbleiterschaltung eignet.

Diese Aufgabe wird bei einer im Oberbegriff des Patentanspruches 1 angegebenen Schaltungsvorrichtung erfindungsgemäß mit den im kennzeichnenden Teil dieses Anspruches angegebenen Merkmalen gelöst.

Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Schaltungsvorrichtung hat den nachfolgenden Aufbau.

(1) Die Schaltung umfaßt in der Ausgangsstufe zwei in Totem-Pole-Schaltung miteinander verbundene npn-artige bipolare Transistoren Q1, Q2, CMOS-Inverter M , M₂ zum Aussteuern der Basis des Transistors Q₁, einen Source-Folger M^ zum Aussteuern der Basis des Transistors Q-, einen Widerstand R, dessen eines Ende gemeinsam mit der Basis des Transistors Q₂ und mit der Source des Source-Folgers M, verbunden ist, und einen Eingangs-Signalanschluß, der mit dem Gate des Source-Folgers M₃ und mit dem Gate der CMOS-Inverter M., M₂ verbunden ist.

(2) Die Schwellspannung V_thNQ der r.-Kanal-MOSFETs, die die CMOS-Inverter bilden, wird so gewählt, daß sie im wesentlichen gleich der Schwellspannuna

^VthNO ^{deS M0SFET} (Source-Folgers) M₃ ist. Hierbei bezeichnet die Schwellspannung V , diejenige des n-Kanal-MOSFET, wenn kein Substrateffekt vorliegt.
(3) Der Widerstandswert des Widerstandes R wird so gewählt, daß er oberhalb eines vorgegebenen Bereichs liegt, uin die Einschaltzeit und die Ausschaltzeit des NPN-Bipolar-Transistors Q₂ kürzer als einen vorgegebenen Wert zu machen.

(4) Die Kanal-Leitfähigkeit Wn/Ln des Source-Folgers M₃ wird so eingestellt, daß die Schwellspannung V₂ des Sourve-Folgers M₃ nahe bei der Schwellspannung V-. der CMOS-Inverter liegt. Hierbei bezeichnet Ln die Gatelänge und Wn die Gatebreite. Aufgrund der vorerwähnten Struktur kann man ohne Erhöhung der Komplexität der IC-Herstellung eine Hochgeschwindigkeits-Schaltungsvorrichtung erzielen, bei der ein kleiner Durchgangsstrom fließt.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Figur 1 zeigt in einem Schaltbild den grundlegenden Schaltungsaufbau der Schaltungsvorrichtung, die als Voraussetzung der vorliegenden Erfindung dient;

Figur 2 zeigt den Aufbau der Schaltungsvorrichtung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Figur 3 zeigt in einem Diagramm die Beziehung zwischen dem Widerstandswert des Widerstandes R und

der Schwellspannung V₀ der Source-Folger-Schaltung;
Figur 4 zeigt in einem Diagramm die Beziehung zwischen dem Widerstandswert des Widerstandes R und der Einschalt- und Ausschaltzeiten

des bipolaren Transistors Q2;

Figur 5 zeigt in einem Diagramm ein zweites Ausführungsbeispiel der vorliegenden Erfindung; Figur 6 zeigt in einem Diagramm ein drittes Ausführungsbeispiel der Erfindung; und Figur 7 zeigt in einem Schaltbild ein viertes Ausführungsbeispiel der Erfindung.

Ausführungsbeispiel 1

Figur 2 ist ein Schaltbild, das ein erstes Ausführungsbeispiel der Erfindung konkret darstellt.

Die Erfindung wurde durch eine Untersuchung erreicht, wie man den Durchgangsstrom der Schaltungsvorrichtung reduziert, die Signalgeschwindigkeit erhöht und wie man die Schaltung in Form einer integrierten Halbleiterschaltung realisiert.

Es wird daher nachfolgend der Ablauf der Untersuchungen der Erfinder beschrieben, und dann werden die Merkmale der vorliegenden Erfindung beschrieben.

Die in Figur 2 dargestellte Schaltung wurde von den Erfindern mit dem nachfolgend beschriebenen Verfahren untersucht.

I. Untersuchung 'der logischen Schwellspannung V .. des CMOS-Inverters 12:

Der Substrateffekt tritt auf, wenn die Source-Elektrode S des NMOS-FET M₂ mit der Basis des Transistors Q₂ wie durch die ausgezogene Linie dargestellt verbunden wird. Hierbei bezeichnet der Ausdruck "Substrateffekt", daß dann, wenn das Source-Potential sich so ändert, daß es höher oder niedriger als das Massepotential wird, während das Potential des Siliziumsubstrates fest auf Massepotential gehalten wird, die praktische Schwellspannung des MOSFET sich in Abhängigkeit von der Änderung des Source-Potentials ändert. Wenn der Substrateffekt berücksichtigt wird, so ist in der Praxis die Schwellspannung V , des NMOSFET M₂ durch die folgende wohlbekannte Gleichung gegeben:

^VthN ^VthNO

^{= V}thNO

^{= v}thNO ^{+ K}

- 10 -

wobei V,v_NO die Schwellspannung bezeichnet, wenn kein Substrateffekt vorhanden ist,

AV., den Verschiebungsbetrag bezeichnet,

der durch den Substrateffekt hervorgerufen

wird,

K eine Konstante bezeichnet, 2Φ_ρ eine Spannung bezeichnet, die

doppelt so groß wie das Fermi-Potential Φ_ρ ist, V_n-, eine am Substrat und der Source-Elektrode des NMOSFET M₂ abfallende Spannung bezeichnet, und

V„„ eine über Basis und Emitter des Tran-

JjXj

sistors Q_ abfallende Spannung bezeichnet.

Es	wird	nun	/^ßP0 '	Wp
	α	*=ß-*	*/■,.**	Lp
			' hi

nachfolgend definiert.

Bei der obigen Gleichung bezeichnen ß_p und B_n jeweils Leitfähigkeiten (Konstanten) des p-Kanal-M0SFET bzw. des n-Kanal-M0SFET, und ß_po und B_N0 bezeichnen jeweils die Werte von β und β , wenn W/L = 1 ist.

Die logische Schwellspannung V-. des CMOS-Inverters 12 ist dann gegeben durch

"^(VDD * ^VthPO> * ^VthN + ^VBE ^VLT1 "

1 +

η IV +V ) + V + Kf/ Jd +V —I Idi \ + V DD thPO ^ythNO ^l VF BE V ^WF BE

1 + α

wobei V die Versorgungsspannung ist.

Allgemein wird α auf einen solchen geeigneten Wert eingestellt, so daß bei der so aufgebauten Schaltung V_LTl'=.1/2 V_DD ist. Hierbei steht die Schwellspannung V-. des CMOS-Inverters für eine an den CMOS-Inverter angelegte Gate-Spannung, wenn dort in den PMOSFET M₁ und den NMOSFET M₂, die den CMOS-Inverter bilden, ein im wesentlichen gleicher elektrischer Strom fließt.

II. Untersuchung der logischen Schwellspannung V ~ der NMOS-Source-Folgerschaltung:

Es wird der Fall betrachtet, daß die logische Schwellspannung V₂ f^{ür das} Umschalten des NMOSFET M^ und des Transistors Q₂ von AUS nach EIN

^VLT2 · ^VthN ⁺ ^VBE

=· ^VthNO ⁺ ^VBE

ist.

III. Untersuchung der Durchgangsströme der Transistoren Q₁, Q₂:

Um zu verhindern, daß Durchgangsströme der Transistoren Q₁, Q₀ fließen, muß die Beziehung V '=.V

I ^- JLjJ. I J-i 1 Z.

gelten. Wenn V^ = 5 Volt beträgt, so ist V_Tm * = . 2,5 V.

UJJ ' J_il I

Damit die logische Schwellspannung ^v _Tmo ^zu ^,5 Volt wird, wenn V =0,6 Volt beträgt, ist es notwendig, Dotierstoffionen in das Kanalgebiet des NMOSFET M₃ zu inplan-

tieren, so daß V_thNQ zu 1,9 Volt wird. Hierbei ist ^VthPO ^{VOn M}1 9¹⁽2ich -0,6 Volt und V_fc} von M₂
beträgt +0,6 Volt. Um die Schwellspannung V., _Mn des NMOSFET M₃ auf 1,9 Volt einzustellen, müssen daher die einzelnen MOSFETs M₂ und M^ mit individuellen
Prozessen hergestellt werden, oder sie müssen durch Prozesse gebildet werden, die teilweise übereinstimmen; die gewünschten Schwellspannungen von jedem der
MOSFETs müssen dann über zusätzliche Prozesse erreicht TO werden.

IV. Untersuchung des NMOS-Source-Folgers M_ und der logischen Schwellspannung V₂ des Transistors Q₂:

Die Erfinder haben weiterhin eine Untersuchung der logischen Schwellspannung V „ durchgeführt und den Umstand herausgefunden, daß die logische Schwellspannung V-j nicht einfach anhand der Gleichung (3) herausgefunden werden kann, sondern daß sie sich
mit dem Widerstandswert des Widerstandes R wie auch mit 3_N0 des NMOSFETs M₃ und W_n/L_N des NMOSFETs M₃

ändert, wie dies in Figur 3 dargestellt ist.

Der Grund dafür, daß die logische Schwel!spannung V sich entsprechend der in Figur 3 dargestellten Beziehung ändert, wird nachfolgend analysiert.

W_n
Wenn β = $ .— ist, so beträgt der Strom,

der durch den Drain-Source-Weg des NMOSFET M₃ fließt:

¹DS = ψ <^VGS-^VthN⁾² <⁴>

wobei V₀ die an der Gate-Elektrode und der Source-Go

Elektrode des NMOSFET M₃ abfallende Spannung bezeichnet.

Die Eingangsspannung V am Einqangsanschluß IN beträgt:

^VIN ^{= V}GS ⁺ ^¹DS (5)

Der Transistor Q₂ wird leitend, wenn der Spannungsabfall R*I_DS ^an dem Widerstand R die folgende Beziehung erfüllt.

Aus den Gleichungen (5) und (6) erhält man

^VGS

Aus den Gleichungen (4) und (7) erhält man weiterhin

¹DS ⁼ -lT^(VIN-^VBE-^VthN⁾² <8)

Wenn beide Seiten der Gleichung (8) mit R multipliziert werden und wenn man berücksichtigt, daß V_OT;, = R-I_„ ist, so erhält man die folgende Gleichung:

oL· JJb

V^R 2

^VBE ¹^¹DS 2 ^(VIN~ ^VBE"^VthN⁾

Durch Umwandlung der Gleichung (9) erhält man

^2Vott O 9 7

M = ν ^V + V^_x, - 2V_„-V__

R-R IN BE thN IN BE

^+2VBE"^VthN - ^2W ■

Durch Umwandlung der Gleichung (10) erhält man weiterhin

V ²-2(V ₊V ι u ^IN BE thN^{1 V}IN

+ i\7 J. M V 2 _

ß_N · R

Wenn nach V aufgelöst wird, so ergibt sich

^VLT2 ^{= V}IN

= V„„ + V +

"-- ' ^R (12)

Anhand der Gleichung (12) kann man ersehen, daß die logische Schwellspannung V „ sich ebenfalls in Abhängigkeit von 3_Nn/ ^/L_n ^unc^ ^R ändert.

Die Figur 3 zeigt die Beziehung zwischen dem Widerstandswert des Widerstandes R und der ■Schwellspannung ν? des NMOSFET M^ entsprechend den gemäß der vorliegenden Erfindung gemessenen Resultaten, wobei die ausgezogene Linie die Beziehung repräsentiert, bei der W_N/L = 10ym/2ym beträgt, und die gestrichelte Linie die Beziehung repräsentiert, bei der W^/L., = 20/2 ist, und die doppelt-strichpunktierte Linie die Beziehung repräsentiert, bei der W /L = 40/2 ist.

V. Untersuchung der Beziehung zwischen dem Widerstandswert des Widerstandes R und der Einschaltzeit t^_T>1 und der Abschaltzeit t des Transistors

Die Figur 4 zeigt die Beziehung zwischen dem Widerstandswert des Widerstandes R und t_FTN, t_{ft ς} , welche praktisch untersucht wurde.

Bei der Figur 4 bezeichnet die ausgezogene Linie die Einschaltszeit t„_TM, und die strichpunktierte Linie

Xj-LN

bezeichnet die Ausschaltzeit t _s· Anhand der Figur 4 erkennt man die folgenden Umstände:

(1) Um t„_T._T und t^.,„ kürzer als 2 nsec einzustellen,

t,lN AUo

muß der Widerstand zu 1ΚΩ<Κ<30ΚΩ (Bereich A) gewählt werden.

(2) Um t„_TVI und t kürzer als 1,5 nsec zu machen,

muß der Widerstand zu 3ΚΩ<Ιί<2ΟΚΩ (Bereich B) gewählt werden.

(3) Um t und t kürzer als 1,25 nsec zu machen,

Xj-J-N AUiD

muß der Widerstandswert zu 4ΚΩ<ΙΚ16ΚΩ (Bereich C) gewählt werden.

Voranstehend wurden die von den Erfindern untersuchten Ergebnisse aufgeführt. Die konkrete Ausgestaltung der in Figur 2 dargestellten Schaltung wird nachfolgend beschrieben.

Bei der Figur 2 kann die Source-Elektrode S des n-Kanal-MOSFET M~ entweder geerdet sein, wie dies durch die gestrichelte Linie dargestellt ist, oder mit der Basis des Transistors Q„ verbunden sein, wie dies durch die ausgezogene Linie dargestellt ist. Wenn die Source-Elektrode des NMOSFETs M₂ mit der Basis des Transistors Q₂ verbunden ist, wird es jedoch schwierig, die Schwellspannung V₁ des CMOS-Inverters zu bestimmen. Wenn die Source-Elektrode des NMOSFET M₂ geerdet ist, ist es leicht, die Schwellspannung von V_TT1 zu bestimmen.

Die Schaltung der Figur 2 wird in vier Schritten aufgebaut:

Schritt 1: Die Schwellspannung V_fc, des NMOSFET M₂ wird im wesentlichen gleich der Schwellspannung V, , ^_n 5 des NMOSFET M₃ gesetzt. Beispielsweise werden die NMOSFETs M₂, M, auf dem gleichen Chip mit dem gleichen Herstellungsprozeß gebildet.

Schritt 2: Der Widerstand R wird so eingestellt, daß er in einem vorgegebenen Bereich liegt, damit t und t des Transistors Q₂ kürzer als ein vorgegebener Wert werden. Um beispielsweise t , t

nUb

kürzer als 2 nsec zu machen, wird der Widerstand R so gewählt, daß er in dem vorerwähnten Bereich A liegt.

Schritt 3: Bestimmung der Schwellspannung V des CMOS-Inverters, der aus dem PMOSFET M₁ und dem NMOSFET M₂ besteht. Das bedeutet, wenn die Source-Elektrode des NMOSFET M₂ geerdet worden ist, wird die Konstante des Parameters festgelegt zu:

LUDD YtW, 1 thNO_ , 1 _v ^VLT1 - - - . τ ; _q- 2 ^VDD

Wenn die Source-Elektrode des NMOSFET M₂ mit der Basis des Transistors Q₂ verbunden worden ist, sollte die Schwellspannung entsprechend der zuvor erwähnten Gleichung (2) festgelegt werden.

Schritt 4: Der Widerstandswert R über dem in dem Schritt

2 erwähnten Bereich wird so eingestellt / daß die Schwellspannung V"_{L 2} des NMOSFET M₃ die Schwellspannung V erreicht, die in dem Schritt 3 festgelegt wurde, und die Werte 3_Nf), ^WTa/^L _N werden gemäß der Gleichung 12 gewählt, so daß V-. · = .V₂ ist. Hierbei dient jedoch ß_M_ als Konstante, die sich nicht ändert, wenn der Herstellungsprozeß einmal festgelegt ist. In der Praxis erreicht man daher V ·=.ν__~, indem man W_N/L des NMOSFET M₃ ändert.

Nachfolgend wird ein konkretes Beispiel beschrieben,

wenn der vorerwähnte Aufbauprozeß durchgeführt wird (die Source-Elektrode des NMOSFET M~ ist in Figur 2 geerdet).

Schritt 1: Einstellen von V_thN der NMOSFETs M und

-., so daß sie einander gleich sind.

Schritt 2: Einstellen des Widerstandswertes R auf 8ΚΩ, so daß die Einschalt- und Ausschaltzeiten des Transistors Q₂ kürzer als 1,25 nsec werden. Schritt 3: Einstellen des Wertes W_p/L_p des PMOSFET

Einstellen des Wertes W /L_n des NMOSFET M₂ auf 10/2

welcher den CMOS-Inverter bildet, auf 30/2, und ellen des W Hierbei ist

⁶PO - ¹⁰ * ¹⁰~⁶

⁸NO -

α - M° X3Ö/2 _ r- _

y 30 χΤο7Γ - '' -

V_DD = 5 Volt

Daher ist

g^(VDD ^{+ V}thPO^{} + V}thNO ^VLT1 " _{Ί + α}

5 + (-0.6) + 0.6 _ ο r 2

Schritt 4: Aus der Gleichung 12 erhält man

^VLT2 ^VBE ~ ^VthN

NO

^LN

Da V = 2.5 V = V _ ist, erhält man, wenn

V = 2 5 V ^VLT2 ^Z'^{D V}

= 0.6 V

V_thN = 0.6 V

in die Gleichung 13 eingesetzt werden,

(1.3)² = hlMl (14)

30X10-*$ .^L. ₈χ10³(_Ω) N

Wenn W_N/L anhand der Gleichung 14 bestimmt wird, erhält man W /L "=.5/2. Das bedeutet, daß der Wert W_N/L_N des NMOSFET M₃ auf 5/2 eingestellt werden sollte.
Die vorerwähnte Struktur ermöglicht es, die folgenden Wirkungen zusätzlich zu den in dem Abschnitt über den Hintergrund der Erfindung erläuterten Wirkungen zu erreichen.

(1) Die Schwellspannung V,,_N_ (wenn kein Substrateffekt auftritt) des NMOSFET M₂, der den CMOS-Inverter 12 bildet, wird im wesentlichen gleich der Schwellspannung ^v _thN0 (wenn kein Substrateffekt auftritt) des NMOSFET M₃ eingestellt. Das bedeutet, daß die NMOSFETs M₂ und M₃ gleichzeitig in dem Halbleitersubstrat durch den gleichen Herstellungsprozeß aufgebaut werden können, wodurch die Herstellung der integrierten Schaltungen vereinfacht wird.

(2) Der Widerstandswert des Widerstandes R wird so bestimmt, daß der bipolare Transistor Q₂ in der Ausgangsstufe eine Einschaltzeit und eine Ausschaltzeit von gewünschten Werten (Hochgeschwindigkeiten) erhält. Daher wird die hohe Schaltgeschwindigkeit des Transistors Q₂ korrekt festgelegt,

(3) Der Wert W_N/L_N des NMOSFETs M₃ wird so eingestellt, daß die logische Schwellspannung V₂ ^des NMOSFET M, der logischen Schwellspannung V „.. des CMOS-Inverters nahekommt. Daher werden die beiden Transistoren Q₁ und Q₂ in der Ausgangsstufe in komplementärer Weise mit nahezu der gleichen Zeitsteuerung ausgesteuert, wodurch der Durchgangsstrom, der gleichzeitig durch die Transistoren Q.. , Q₂ fließt, minimiert wird.

3510943 _ ₁₉ _

Ausführungsbeispiel 2

Die Figur 5 zeigt den Aufbau einer Schaltungsvorrichtung nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel unterscheidet sich von dem Schaltungsaufbau des Ausführungsbeispieles 1 dadurch, daß der Widerstand R in diesem Ausführungsbeispiel unter Verwendung des Widerstandswertes eines MOSFETs M- während dessen Leitungszustands gebildet wird.

Ähnlich zu dem Ausführungsbeispiel 1 wird die Schaltung nach diesem Ausführungsbeispiel in fünf Schritten aufgebaut.

Schritt 1: Die Schwellspannung V_thQ des NMOSFET M₂ wird im wesentlichen gleich der Schwellspannung V, , des NMOSFETs M₃ gewählt.

Schritt 2: Um t__xia des Transistors Q₀ (die zum Umschalten des Transistors Q₂ von AUS nach EIN erforderliche Zeit) kürzer als einen vorgegebenen Wert zu machen, wird der Widerstandswert R des NMOSFETs M₄ in dessen Leitungszustand so gewählt, daß er in einem vorgegebenen Bereich liegt.

Um t kürzer als 2 nsec zu machen, muß R größer als 1 ΚΩ sein.

Um t kürzer als 1,5 nsec zu machen, muß R größer als 3 ΚΩ sein.

Um t kürzer als 1,25 nsec zu machen, muß R größer als 4 ΚΩ sein.

Schritt 3: Um die zum Umschalten des Transistors Q₂ von EIN nach AUS erforderliche Zeit t kürzer als einen vorgegebenen Wert zu machen, muß der Widerstandswert R des NMOSFET M₄, wenn er von AUS nach EIN geschaltet wird, in einem vorgegebenen Bereich liegen, wobei der NMOSFET M₄ durch einen Strom ausgesteuert wird, der durch einen aus dem Eingangsanschluß IN, 5 dem PMOSFET M₁ und dem Transistor Q- gegebenen Weg fließt.

Um t _c kürzer als 2 nsec zu machen, muß R< 30 ΚΩ sein. Um t kürzer als 1,5 nsec zu machen, muß R< 20 ΚΩ sein.

/VUo

Um t _us kürzer als 1,25 nsec zu machen, muß R<M6 ΚΩ sein.

Schritt 4: Festlegen der Schwellspannung V des CMOS-Inverters, der aus M₁ und M„ besteht. Wenn die Source-Elektrode des NMOSFET M geerdet ist, erfolgt die Festlegung der Schwellspannung nach der folgenden Gleichung

₌ a(v_DD + v_thpo) + ^vthnq =1 ν

^VLT1 7Va" " """"Ζ ^DD

Wenn die Source-Elektrode des NMOSFET M„ mit der Basis des Transistors Q- verbunden ist, erfolgt die Festlegung der Schwellspannung nach der vorerwähnten Gleichung (2). Schritt 5: Verwendung des Widerstandswertes R des NMOSFETs M₄ über die Bereiche der Schritte 2 und 3, so daß V₂ dem Wert von V .. nahekommt, welcher im Schritt 4 festgelegt wurde, und Festlegen von ß_Nn und W /L entsprechend der Gleichung 12, um die Beziehung ^VLT1'⁼-^VLT2 ^{ZU erfüllen}·
Ausführungsbeispiel 3

Figur 6 zeigt in einem Ausführungsbeispiel eine Schaltungsvorrichtung nach einem dritten Ausführungsbeispiel der Erfindung.

Das Merkmal dieser Schaltung besteht darin, daß in dem Eingangsteil ein bipolarer Transistor Q-, vom pnp-Typ mit geerdetem Kollektor vorgesehen ist.

Wenn die Schaltung auf der Voraussetzung basiert, daß ein Eingangssignal (hoher Pegel V_1H =2.0 Volt, Schwellspannung V , =1,3 Volt, niedriger Pegel V. = 0,8 Volt) vom TTL-Pegel an den Eingangsanschluß IN angelegt wird, so muß die Schwellspannung V ,, des Transistors Q₃ auf 1,3 Volt eingestellt werden. In diesem Fall muß der Aufbau entsprechend den Schritten 1 bis 4 ausgeführt werden, so daß V-. = ^ντ_τ2 ^{= V}ith

+ ^vt^ =1,3 V+ 0,6 V= 1,9 V wird, oll

Ausführungsbeispiel 4

Gemäß diesem Ausführungsbeispiel ist die Schaltungsvorrichtung mit einer NOR-Logikfunktion versehen, die auf einer Anzahl von MOSFETs M1A, M1B, M2A, M2B, M3A und M3B beruht.

Der Aufbauvorgang ist der gleiche wie zuvor beschrieben wurde.

Claims

Patentanwalt;: STREHL SCHÜBEL-HOI'F SCHULZ 3510948

WIDENMAYEKSTRASSE 17. I)-HOOO MÜNCHEN 22

HITACHI, LTD,
DEA-27 018

26. März 1985

Schaltungsvorrichtung

PATENTANSPRÜCHE^

/1J Schaltungsvorrichtung mit

(1) einem ersten und einem zweiten bipolaren Transistor

(Q-, , Q₂) ι deren Kollektor-Emitter-Strecken in Reihe geschal- \ tet zwischen einem ersten Betriebspotentialpunkt (V_n-) und einem zweiten Betriebspotentialpunkt (GND) liegen;

(2) einer CMOS-Inverterschaltung, die zwischen einen Eingangsanschluß (IN) und der Basis von einem der bipolaren Transistoren (Q₁) geschaltet ist; und mit

(3) einer Source-Folgerschaltung, die zwischen den Eingangsanschluß (IN) und der Basis des zweiten bipolaren Transistors (Q^) geschaltet ist,

dadurch gekennzeichnet, daß

die CMOS-Inverterschaltung einen ersten MOSFET (M₁) eines ersten Leitungstyps und einen zweiten MOSFET (M--,) eines zweiten Leitungstyps aufweist,

daß die Source-Folgerschaltung einen dritten MOSFET (M.,) des zweiten Leitungstyps und eine Widerstandsvorrichtung (R) aufweist,

daß der zweite MOSFET (M„) und der dritte MOSFET (M₃) im wesentlichen gleiche logische Schwellspannungen aufweisen,

daß die Widerstandsvorrichtung (R) einen vorgegebenen Widerstand besitzt derart, daß die Einschaltzeit und die Ausschaltzeit des zweiten bipolaren Transistors (Q^) kürzer als ein vorgegebener Wert ist,

daß der erste MOSFET (M₁) und der zweite MOSFET (M-) vorgegebene logische Schwellspannungen (^v _thPfw V, , ) bei Fehlen eines Substrateffektes und Kanal-Leitfähigkeiten (W_p/L_p, W_N/L_N)aufweisen derart, daß der CMOS-Inverter eine gewünschte logische Schwellspannung (^v _LT-j) erhält, und

daß die Kanalleitfähigkeit (W /L) des dritten MOSFETs (Mo) so eingestellt ist, daß die logische Schwellspannung (^ντ_Τ2^ ^{der Source}~^F°lgerschaltung der gewünschten logischen Schwellspannung (V ..) des CMOS-Inverters nahekommt.
2. Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandsvorrichtung (R) einen vierten MOSFET (M₄) aufweist, dessen Gate durch den Pegel eines von der Schaltungsvorrichtung hervorgerufenen Ausgangssignals gesteuert wird.
3. Schaltungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Emitter eines pnp-Transistors (Q₃) mit geerdetem Kollektor mit dem Eingangsanschluß (IN) verbunden ist derart, daß ein Eingangssignal an die Basis des pnp-Transistors (QO angelegt wird.
4. Schaltungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie eine logische Funktion aufweist.
5. Schaltungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennze ichnet, daß der Emitter eines pnp-Transistors (Q-J mit den Gate-Elektroden des ersten (M₁), des zweiten (M_) und des dritten (M_) MOSFET und über einen Widerstand mit dem Betriebspotential (V_DQ) verbunden ist, daß der Kollektor dieses pnp-Transistors (Q-,) mit dem Massepotential, und seine Basis mit dem Eingangsanschluß (IN) verbunden ist.