JP2696991B2 - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JP2696991B2 JP2696991B2 JP63240176A JP24017688A JP2696991B2 JP 2696991 B2 JP2696991 B2 JP 2696991B2 JP 63240176 A JP63240176 A JP 63240176A JP 24017688 A JP24017688 A JP 24017688A JP 2696991 B2 JP2696991 B2 JP 2696991B2
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- circuit
- bipolar transistor
- transistor
- power supply
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、BiCMOS論理回路に関し、特にその動作速度
を高速ならしめたBiCMOS論理回路に関する。
を高速ならしめたBiCMOS論理回路に関する。
［従来の技術］ 従来のBiCMOS論理回路においては、その出力がフォー
ルする際の電荷引き抜き用のバイポーラトランジスタの
ベース電流は、そのゲートが論理入力に接続されたMOS
トランジスタで供給しているのみであった。そのような
BiCMOS論理回路の例を第４図に示す。これはBiCMOSイン
バータの例であって、同図に示すように、二つの電源VC
CとVEEとの間には、PMOSトランジスタ401とNMOSトラン
ジスタ402とからなるCMOSインバータと、NPNバイポーラ
トランジスタ404と405との直列回路とが接続されてい
る。そして、CMOSインバータの出力端子N41は、電源VCC
寄りのバイポーラトランジスタ404のベースに接続さ
れ、また、電源VEE寄りのバイポーラトランジスタ405の
コレクタ・ベース間には、そのゲートが入力端子に接続
されたNMOSトランジスタ403が接続され、NMOSトランジ
スタ403のソースとバイポーラトランジスタ405のベース
との接続点N42と電源VEEとの間には抵抗406が接続され
ている。
ルする際の電荷引き抜き用のバイポーラトランジスタの
ベース電流は、そのゲートが論理入力に接続されたMOS
トランジスタで供給しているのみであった。そのような
BiCMOS論理回路の例を第４図に示す。これはBiCMOSイン
バータの例であって、同図に示すように、二つの電源VC
CとVEEとの間には、PMOSトランジスタ401とNMOSトラン
ジスタ402とからなるCMOSインバータと、NPNバイポーラ
トランジスタ404と405との直列回路とが接続されてい
る。そして、CMOSインバータの出力端子N41は、電源VCC
寄りのバイポーラトランジスタ404のベースに接続さ
れ、また、電源VEE寄りのバイポーラトランジスタ405の
コレクタ・ベース間には、そのゲートが入力端子に接続
されたNMOSトランジスタ403が接続され、NMOSトランジ
スタ403のソースとバイポーラトランジスタ405のベース
との接続点N42と電源VEEとの間には抵抗406が接続され
ている。
この種BiCMOS論理回路においては、その出力がフォー
ルする場合、出力端子Ｏからの電荷の引き抜きは、直列
接続されたバイポーラトランジスタのうち、VEE寄りの
バイポーラトランジスタ405で行い、そのベース電流
は、コレクタ・ベース間に接続されたNMOSトランジスタ
403のゲートに入力信号を与えることによりこれを導通
せしめて、供給していた。
ルする場合、出力端子Ｏからの電荷の引き抜きは、直列
接続されたバイポーラトランジスタのうち、VEE寄りの
バイポーラトランジスタ405で行い、そのベース電流
は、コレクタ・ベース間に接続されたNMOSトランジスタ
403のゲートに入力信号を与えることによりこれを導通
せしめて、供給していた。
［発明が解決しようとする問題点］ 上述した従来のBiCMOS論理回路は、出力がフォールす
る場合、出力引き下げ用のバイポーラトランジスタのベ
ース電流を、該バイポーラトランジスタのコレクタ・ベ
ース間に接続されたNMOSトランジスタで供給しているた
め、出力の電位がある程度まで下がって、バイポーラト
ランジスタのコレクタ・ベース間の電圧が小さくなる
と、NMOSトランジスタのドレイン・ソース間の電圧が小
さくなる。そのため、NOMSトランジスタは線型動作領域
にはいり、十分なベース電流を供給することができなく
なる。その結果、出力電位の低下速度が小さくなり、論
理回路の遅延時間が増大する。
る場合、出力引き下げ用のバイポーラトランジスタのベ
ース電流を、該バイポーラトランジスタのコレクタ・ベ
ース間に接続されたNMOSトランジスタで供給しているた
め、出力の電位がある程度まで下がって、バイポーラト
ランジスタのコレクタ・ベース間の電圧が小さくなる
と、NMOSトランジスタのドレイン・ソース間の電圧が小
さくなる。そのため、NOMSトランジスタは線型動作領域
にはいり、十分なベース電流を供給することができなく
なる。その結果、出力電位の低下速度が小さくなり、論
理回路の遅延時間が増大する。
第５図に第４図の回路に対する入力端子Ｉ、出力端子
Ｏの電位VI、VOの時間に対する波形及びCMOS論理回路の
出力端子N41の電位VN41の波形を示す。ここで、VN41が
速やかに下降しているにも拘わらず、バイポーラトラン
ジスタ405に十分なベース電流が供給されず、そのコレ
クタ電流は小さいままに留まるので、VOの降下が遅れ、
伝播遅延時間tpdが大きくなっている。例えば、PMOSト
ランジスタ401、NMOSトランジスタ402、403のゲート巾
／ゲート長を各々20/1.5、5/1.3、10/1.3［μｍ］と
し、バイポーラトランジスタ304、305のエミッタ面積を
7.2μm2、抵抗306と20kΩとし、電源電圧を4.5Vとした
場合、遅延時間tpdは、tpd＝0.63ns程度となる。
Ｏの電位VI、VOの時間に対する波形及びCMOS論理回路の
出力端子N41の電位VN41の波形を示す。ここで、VN41が
速やかに下降しているにも拘わらず、バイポーラトラン
ジスタ405に十分なベース電流が供給されず、そのコレ
クタ電流は小さいままに留まるので、VOの降下が遅れ、
伝播遅延時間tpdが大きくなっている。例えば、PMOSト
ランジスタ401、NMOSトランジスタ402、403のゲート巾
／ゲート長を各々20/1.5、5/1.3、10/1.3［μｍ］と
し、バイポーラトランジスタ304、305のエミッタ面積を
7.2μm2、抵抗306と20kΩとし、電源電圧を4.5Vとした
場合、遅延時間tpdは、tpd＝0.63ns程度となる。
［問題点を解決するための手段］ 本発明によるBiCMOS論理回路は、正電源と負電源との
間に、CMOS論理回路と、２つのNPNバイポーラトランジ
スタの直列回路とが接続され、CMOS論理回路の出力端子
が正電源側のバイポーラトランジスタのベースに接続さ
れており、かつ、正電源と、負電源側のバイポーラトラ
ンジスタのベースとの間には、そのゲートがCMOS論理回
路の出力端子に接続されたNMOSトランジスタと、そのゲ
ートがCMOS論理回路の入力端子に接続されたNMOSトラン
ジスタとの直列回路が接続され、さらに、負電源側のバ
イポーラトランジスタのコレクタとベースとの間には、
そのゲートが前記CMOS論理回路の入力端子に接続された
MOSトランジスタが接続されたものである。
間に、CMOS論理回路と、２つのNPNバイポーラトランジ
スタの直列回路とが接続され、CMOS論理回路の出力端子
が正電源側のバイポーラトランジスタのベースに接続さ
れており、かつ、正電源と、負電源側のバイポーラトラ
ンジスタのベースとの間には、そのゲートがCMOS論理回
路の出力端子に接続されたNMOSトランジスタと、そのゲ
ートがCMOS論理回路の入力端子に接続されたNMOSトラン
ジスタとの直列回路が接続され、さらに、負電源側のバ
イポーラトランジスタのコレクタとベースとの間には、
そのゲートが前記CMOS論理回路の入力端子に接続された
MOSトランジスタが接続されたものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示すBiCMOSインバータ
の回路図であるが、同図において、第４図の従来例のも
のと共通の部分には、その１桁目が共通する番号が付さ
れているのでその部分に関する詳細な説明は省略する。
この実施例においては、従来のBiCMOSインバータの回路
に加えて、NMOSトランジスタ107と108との直列回路が、
バイポーラトランジスタ105のベースとNMOSトランジス
タ103との接続点N12と正電源VCCとの間に設置され、各
々のNMOSトランジスタのゲートは、PMOSトランジスタ10
1とNMOSトランジスタ102からなるCMOSインバータの出力
端子N11及び入力端子Ｉに接続されている。
の回路図であるが、同図において、第４図の従来例のも
のと共通の部分には、その１桁目が共通する番号が付さ
れているのでその部分に関する詳細な説明は省略する。
この実施例においては、従来のBiCMOSインバータの回路
に加えて、NMOSトランジスタ107と108との直列回路が、
バイポーラトランジスタ105のベースとNMOSトランジス
タ103との接続点N12と正電源VCCとの間に設置され、各
々のNMOSトランジスタのゲートは、PMOSトランジスタ10
1とNMOSトランジスタ102からなるCMOSインバータの出力
端子N11及び入力端子Ｉに接続されている。
入力端子Ｉの電圧VIが低レベルから高レベルへ移行す
る場合、第２図に示すように、入力信号VIが立上り初め
てから、ある一定時間をおいてCMOSインバータの出力端
子N11の電位VN11が立下り始める。よって、VIが上昇
し、NMOSトランジスタ108がオンする時点t1から、VN11
が下降し、NMOSトランジスタ107がオフする時点t2まで
のある一定時間t0においては、在来ルートとは別に、NM
OSトランジスタ107、108を通しVCCから直接ベース電流
がバイポーラトランジスタ105へ供給され、ベース電流
が増加する。従って、この期間、コレクタ電流、即ち、
出力端子Ｏからの電荷の引き抜き速度が増大し、遅延敷
間tpdが減少する。例えばPMOSトランジスタ101、NMOSト
ランジスタ102、103、107、108のゲート巾／ゲート長
を、各々、20/1.5、5/1.3、10/1.3、20/1.3、20/1.3
［μｍ］とし、バイポーラトランジスタ104、105のエミ
ッタ面積を7.2μm2、抵抗106を20KΩとし、電源電圧を
4.5Vとした場合、遅延時間tpdは、tpd＝0.48nsとなり、
従来の第４図の例と比べて、24％程度の改善をはかるこ
とができる。
る場合、第２図に示すように、入力信号VIが立上り初め
てから、ある一定時間をおいてCMOSインバータの出力端
子N11の電位VN11が立下り始める。よって、VIが上昇
し、NMOSトランジスタ108がオンする時点t1から、VN11
が下降し、NMOSトランジスタ107がオフする時点t2まで
のある一定時間t0においては、在来ルートとは別に、NM
OSトランジスタ107、108を通しVCCから直接ベース電流
がバイポーラトランジスタ105へ供給され、ベース電流
が増加する。従って、この期間、コレクタ電流、即ち、
出力端子Ｏからの電荷の引き抜き速度が増大し、遅延敷
間tpdが減少する。例えばPMOSトランジスタ101、NMOSト
ランジスタ102、103、107、108のゲート巾／ゲート長
を、各々、20/1.5、5/1.3、10/1.3、20/1.3、20/1.3
［μｍ］とし、バイポーラトランジスタ104、105のエミ
ッタ面積を7.2μm2、抵抗106を20KΩとし、電源電圧を
4.5Vとした場合、遅延時間tpdは、tpd＝0.48nsとなり、
従来の第４図の例と比べて、24％程度の改善をはかるこ
とができる。
次に、第３図を参照して、本発明の他の実施例につい
て説明する。この実施例は、BiCMOS2入力NOR回路に関す
るものであって、従来のBiCMOS2入力NOR回路と同様に、
PMOSトランジスタ301、302及びNMOSトランジスタ303、3
04からなるCMOS2入力NOR回路並びに２電源VCC、VEE間に
接続された２つのバイポーラトランジスタ307、308、バ
イポーラトランジスタ308にベース電流を供給するNMOS
トランジスタ305、306及びバイポーラトランジスタ308
のベース・エミッタ間に接続された抵抗309によってBiC
MOS2入力NOR回路が構成されているが、この実施例で
は、従来のこのBiCMOS2入力NOR回路に加えて、NMOSトラ
ンジスタ310と、NMOSトランジスタ311及びNMOSトランジ
スタ312による並列回路との直列回路が、図のように、
バイポーラトランジスタ308のベースとNMOSトランジス
タ305、306との接続点N32と正電源VCCとの間に設置さ
れ、各々のゲートは、CMOS2入力NOR回路の出力端子N31
及び入力端子I1、I2に接続されている。
て説明する。この実施例は、BiCMOS2入力NOR回路に関す
るものであって、従来のBiCMOS2入力NOR回路と同様に、
PMOSトランジスタ301、302及びNMOSトランジスタ303、3
04からなるCMOS2入力NOR回路並びに２電源VCC、VEE間に
接続された２つのバイポーラトランジスタ307、308、バ
イポーラトランジスタ308にベース電流を供給するNMOS
トランジスタ305、306及びバイポーラトランジスタ308
のベース・エミッタ間に接続された抵抗309によってBiC
MOS2入力NOR回路が構成されているが、この実施例で
は、従来のこのBiCMOS2入力NOR回路に加えて、NMOSトラ
ンジスタ310と、NMOSトランジスタ311及びNMOSトランジ
スタ312による並列回路との直列回路が、図のように、
バイポーラトランジスタ308のベースとNMOSトランジス
タ305、306との接続点N32と正電源VCCとの間に設置さ
れ、各々のゲートは、CMOS2入力NOR回路の出力端子N31
及び入力端子I1、I2に接続されている。
先の実施例と同様に入力端子I1（またはI2）の電圧VI
1（またはVI2）が低レベルから高レベルへ移行する場合
［ただし、このときI2（またはI1）の電圧は低レベルと
する］、VI1（またはVI2）が上昇し、NMOSトランジスタ
311（または（312）がオンとなり、このトランジスタと
既にオン状態となっていたNMOSトランジスタ310との直
列回路によりバイポーラトランジスタ308のベース電流
を増加させる。この状態は、CMOS論理回路の出力端子N3
1の電位VN31が下降し、NMOSトランジスタ310がオフとな
るまでの一定時間続き、その間、バイポーラトランジス
タ308のコレクタ電流が増加し、その結果、遅延時間tpd
は小さくなる。
1（またはVI2）が低レベルから高レベルへ移行する場合
［ただし、このときI2（またはI1）の電圧は低レベルと
する］、VI1（またはVI2）が上昇し、NMOSトランジスタ
311（または（312）がオンとなり、このトランジスタと
既にオン状態となっていたNMOSトランジスタ310との直
列回路によりバイポーラトランジスタ308のベース電流
を増加させる。この状態は、CMOS論理回路の出力端子N3
1の電位VN31が下降し、NMOSトランジスタ310がオフとな
るまでの一定時間続き、その間、バイポーラトランジス
タ308のコレクタ電流が増加し、その結果、遅延時間tpd
は小さくなる。
以上、インバータとNOR回路の実施例について説明し
たが、本発明は、勿論、他のBiCMOS論理回路にも適用す
ることができる。
たが、本発明は、勿論、他のBiCMOS論理回路にも適用す
ることができる。
［発明の効果］ 以上説明したように本発明は、出力電位引き下げ用の
バイポーラトランジスタのベースと正電源との間に、そ
のゲートがCMOS論理回路の入力端子または出力端子のそ
れぞれに接続された、MOSトランジスタの直列回路を接
続することにより、出力電位引き下げ用のバイポーラト
ランジスタのベース電流を一定時間増大させるものであ
るから、出力がフォールする際のBiCMOS論理回路の信号
の伝播遅延時間tpdを小さくすることができる。
バイポーラトランジスタのベースと正電源との間に、そ
のゲートがCMOS論理回路の入力端子または出力端子のそ
れぞれに接続された、MOSトランジスタの直列回路を接
続することにより、出力電位引き下げ用のバイポーラト
ランジスタのベース電流を一定時間増大させるものであ
るから、出力がフォールする際のBiCMOS論理回路の信号
の伝播遅延時間tpdを小さくすることができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図の回路の動作説明図、第３図は、本発明の他の実
施例を示す回路図、第４図は、従来例を示す回路図、第
５図は、第４図の回路の動作説明図である。 101、301、302……PMOSトランジスタ、102、103、107、
108、303、304、305、306、310、311、312……NMOSトラ
ンジスタ、104、105、307、308……バイポーラトランジ
スタ、106、309……抵抗。
第１図の回路の動作説明図、第３図は、本発明の他の実
施例を示す回路図、第４図は、従来例を示す回路図、第
５図は、第４図の回路の動作説明図である。 101、301、302……PMOSトランジスタ、102、103、107、
108、303、304、305、306、310、311、312……NMOSトラ
ンジスタ、104、105、307、308……バイポーラトランジ
スタ、106、309……抵抗。
Claims (1)
- 【請求項１】第１の電源と第２の電源との間に、入力端
子と出力端子とを有するCMOS論理回路及び第１のバイポ
ーラトランジスタと第２のバイポーラトランジスタとの
直列回路が接続され、前記CMOS論理回路の出力端子に前
記第１のバイポーラトランジスタのベースが接続された
BiCMOS論理回路において、前記第１の電源と前記第２の
バイポーラトランジスタのベースとの間には、そのゲー
トが前記CMOS論理回路の出力端子に接続されたMOSトラ
ンジスタと、そのゲートが前記CMOS論理回路の入力端子
に接続されたMOSトランジスタとの直列回路が接続さ
れ、かつ、前記第２のバイポーラトランジスタのコレク
タとベースとの間には、そのゲートが前記CMOS論理回路
の入力端子に接続されたMOSトランジスタが接続されて
いることを特徴とするBiCMOS論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240176A JP2696991B2 (ja) | 1988-09-26 | 1988-09-26 | ＢｉＣＭＯＳ論理回路 |
| US07/412,814 US4985645A (en) | 1988-09-26 | 1989-09-26 | BiCMOS logic circuit having a rapid output voltage falling-down property |
| DE68925856T DE68925856T2 (de) | 1988-09-26 | 1989-09-26 | Logische Bicmos-Schaltung |
| EP89309751A EP0361841B1 (en) | 1988-09-26 | 1989-09-26 | Bicmos logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240176A JP2696991B2 (ja) | 1988-09-26 | 1988-09-26 | ＢｉＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287819A JPH0287819A (ja) | 1990-03-28 |
| JP2696991B2 true JP2696991B2 (ja) | 1998-01-14 |
Family
ID=17055604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240176A Expired - Lifetime JP2696991B2 (ja) | 1988-09-26 | 1988-09-26 | ＢｉＣＭＯＳ論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4985645A (ja) |
| EP (1) | EP0361841B1 (ja) |
| JP (1) | JP2696991B2 (ja) |
| DE (1) | DE68925856T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043619A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体集積回路 |
| KR930004353B1 (ko) * | 1990-04-26 | 1993-05-26 | 한국전기통신공사 | BiCMOS의 제삼상태 출력회로 |
| JPH0420121A (ja) * | 1990-05-15 | 1992-01-23 | Fujitsu Ltd | Ｂｉ―ＣＭＯＳ回路 |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5077490A (en) * | 1991-01-30 | 1991-12-31 | Northern Telecom Limited | Schottky-diode emulator for BiCMOS logic circuit |
| US5132567A (en) * | 1991-04-18 | 1992-07-21 | International Business Machines Corporation | Low threshold BiCMOS circuit |
| US5191239A (en) * | 1991-12-19 | 1993-03-02 | Sun Microsystems, Inc. | Reset gate for a phase detector in a phase-locked loop |
| KR940007954B1 (ko) * | 1992-03-06 | 1994-08-29 | 삼성전자 주식회사 | BiCMOS 구동회로 |
| US5287021A (en) * | 1992-05-06 | 1994-02-15 | Motorola, Inc. | Low noise BICMOS circuit |
| US5355030A (en) * | 1992-12-04 | 1994-10-11 | International Business Machines Corporation | Low voltage BICMOS logic switching circuit |
| US5332933A (en) * | 1993-01-21 | 1994-07-26 | Hewlett-Packard Company | Bipolar-MOS circuits with dimensions scaled to enhance performance |
| US5438270A (en) * | 1994-06-24 | 1995-08-01 | National Semiconductor Corporation | Low battery tester comparing load and no-load battery voltage |
| EP1776970A1 (en) * | 2005-10-12 | 2007-04-25 | Albert Schömig | Implant with multiple coating |
| CN105915211A (zh) * | 2016-05-17 | 2016-08-31 | 深圳芯能半导体技术有限公司 | 非重叠电路和高压驱动电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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