JPH043619A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH043619A
JPH043619A JP2104579A JP10457990A JPH043619A JP H043619 A JPH043619 A JP H043619A JP 2104579 A JP2104579 A JP 2104579A JP 10457990 A JP10457990 A JP 10457990A JP H043619 A JPH043619 A JP H043619A
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JP
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transistor
semiconductor integrated
integrated circuit
back gate
base
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JP2104579A
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Hiroyuki Hara
浩幸 原
Yasuhiro Sugimoto
泰博 杉本
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタ回路とＣＭＯＳ　（
相補型ＭＯ５）ゲート回路を有したＢ１ＣＭＯＳ型の半
導体集積回路に関する。
（従来の技術） 従来のＢ１ＣＭＯＳゲート回路の一例を第３図に示す。
図中１はＰ型ＭＯＳトランジスタ１１、Ｎ型ＭＯＳトラ
ンジスタ１２を有したインバータ、２はインバータ１の
電流駆動能力を上げるバイポーラトランジスタ１３．１
４を有したバイポーラ回路、１５．１６は抵抗、１７は
入力端子、１８は出力端子、１９は電源である。
ここで下側のバイポーラトランジスタ１４を、そのベー
ス側からドライブするＮ型ＭＯＳトランジスタ１２のバ
ックゲートは接地に接続されている。これは通常、Ｎ型
トランジスタ１２はＰ型基板に設けられ、この基板は接
地されるためである。
（発明が解決しようとする課題） 上記のように従来のＢ１ＣＭＯＳゲートでは、Ｎ型トラ
ンジスタ１２のバックゲートが接地に接続されているた
め、トランジスタ１２はバックゲート効果の影響を受け
る。特に遷移時には、トランジスタ１４のベースに流れ
込むベース電流とベース抵抗１６により、トランジスタ
１４のベース・エミッタ間電圧ＶｓＥ（：０．７Ｖ）と
合わせて、トランジスタ１２のソース電位は２Ｖ程度ま
で上昇する。このバックゲート効果により、トランジス
タ１２のｇｍ（−相互コンダクタンス）は半分程度にま
で減少する。その結果、バイポーラトランジスタ１４へ
のベース電流が減少し、出力１８の立下り時のスピード
悪化をまねいていた。
本発明の目的は、上記前段ＭＯＳトランジスタのバック
ゲート効果を軽減し、ＢｉＣＭＯ８型半導体集積回路の
高速化を図ることにある。
［発明の構成コ （課題を解決するための手段と作用） 本発明は、 （１）　　前段ＣＭＯＳゲート回路と、該ゲート回路の
電流駆動能力を上げる後段バイポーラトランジスタ回路
を有した半導体集積回路において、前記バイポーラトラ
ンジスタのベースに電流を供給するＮ型ＭＯＳトランジ
スタのバックゲートが、自らのソースに接続されること
を特徴とする半導体集積回路である。また本発明は、 （２）前記Ｎ型ＭＯＳトランジスタは、直列接続された
複数のＮ型ＭＯＳトランジスタからなり、これらトラン
ジスタのバックゲートがまとめて、前記ベース電流が供
給されるバイポーラトランジスタのベースに接続されて
いることを特徴とする前記（１）に記載の半導体集積回
路である。
即ち本発明は、バイポーラトランジスタをドライブする
前段ＭＯＳトランジスタのソースとバックゲートを同電
位化し、バックゲート効果の生じ難いＢｉＣＭＯ３構成
としたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第３図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
本実施例の特徴は、下側のＮＰＮバイポーラトランジス
タ１４のベースをドライブするＮ型ＭＯＳトランジスタ
１２のバックゲートを、自らのソースに接続したことで
ある。トランジスタ１１．１３は共に立上り電流供給用
であるが、トランジスタ１３はトランジス１１の電流駆
動能力を上げる。またトランジスタ１２．１４は共に立
下り電流供給用（１８から引き込む）であるが、トラン
ジスタ１４はトランジスタ１２の電流駆動能力を上げる
。
第１図のようにすれば、トランジスタ１２のソースとバ
ックゲートが同電位化され、トランジスタ１２のバック
ゲート効果をなくすことができる。
第２図は本発明の他の実施例で、ＢｉＣＭＯ３型２人力
ＮＡＮＤゲートの場合である。下側ＮＰＮバイポーラト
ランジスタ１４をドライブするＮ型ＭＯＳトランジスタ
１２□、１２□は、トランジス１４のベース、出力端１
８間に直列接続され、トランジスタ１２□、１２□のバ
ックゲートは、共にトランジスタ１４のベースに接続さ
れる。トランジスタ１２＋のバックゲートは自らのソー
スにつないでもよいが、この場合トランジスタ１２１，
１２２を互いに分離する等の面倒があるので、トランジ
スタ１２１，１２２をまとめて形成している。トランジ
スタ１１２．１２１のゲートはまとめて入力端１７．に
接続され、トランジスタ１１．．１２２のゲートはまと
めて入力端］７２に接続されている。
第２図の場合も、トランジスタ１２１，１２２のバック
ゲート効果が極少化されるため、バイポーラトランジス
タ１４のベース電流減少を防止できる。
［発明の効果］ 以上説明した如く本発明によれば、Ｎ型ＭＯＳトランジ
スタのバックゲート効果をおさえ、出力立下り時のスピ
ードの悪化をおさえたＢ　ｉ　ＣＭＯ８型の半導体集積
回路を提供できる。
【図面の簡単な説明】
第１図、第２図は本発明の各実施例の回路図、第３図は
従来のＢ１ＣＭＯＳゲート回路図である。 １・・・ＭＯＳインバータ、２・・・後段バイポーラ回
路、１１．．１１□、１１２・・・Ｐ型ＭＯ８Ｉ−ラン
ジスタ、１２，１２．．１２２・・Ｎ型ＭＯＳトランジ
スタ、１３．１４・・・ＮＰＮバイポーラトランジスタ
、１５．１６・・・抵抗、１７，１７．．１７２・・・
入力端、１８・・・出力端、１９・・・電源、２１・・
・２人力ＮＡＮＤ回路。 出願人代理人　弁理士　鈴江武彦 第１ 第２図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）前段ＣＭＯＳゲート回路と、該ゲート回路の電流
    駆動能力を上げる後段バイポーラトランジスタ回路を有
    した半導体集積回路において、前記バイポーラトランジ
    スタのベースに電流を供給するＮ型ＭＯＳトランジスタ
    のバックゲートが、自らのソースに接続されることを特
    徴とする半導体集積回路。
  2. （２）前記Ｎ型ＭＯＳトランジスタは、直列接続された
    複数のＮ型ＭＯＳトランジスタからなり、これらトラン
    ジスタのバックゲートがまとめて、前記ベース電流が供
    給されるバイポーラトランジスタのベースに接続されて
    いることを特徴とする請求項１に記載の半導体集積回路
    。
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