JP2569861B2 - ＢｉＣＭＯＳ集積回路 - Google Patents
ＢｉＣＭＯＳ集積回路Info
- Publication number
- JP2569861B2 JP2569861B2 JP2031120A JP3112090A JP2569861B2 JP 2569861 B2 JP2569861 B2 JP 2569861B2 JP 2031120 A JP2031120 A JP 2031120A JP 3112090 A JP3112090 A JP 3112090A JP 2569861 B2 JP2569861 B2 JP 2569861B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- feedback
- bipolar transistor
- output terminal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイポーラトランジスタとｐチャネルおよ
びｎチャネルMOSトランジスタとが同一チップ上に集積
化されたBiCMOS集積回路に関し、特に、その出力回路に
関する。
びｎチャネルMOSトランジスタとが同一チップ上に集積
化されたBiCMOS集積回路に関し、特に、その出力回路に
関する。
［従来の技術］ 近年、トランジスタの高性能化により、以前より高い
fT値のトランジスタが実現されている。そのため、特に
出力回路の出力部に流れる数十mAから100mAに達する過
渡電流の立ち上がりまたは立ち下がりが急峻になり、こ
の過渡電流に起因するノイズが問題になっている。
fT値のトランジスタが実現されている。そのため、特に
出力回路の出力部に流れる数十mAから100mAに達する過
渡電流の立ち上がりまたは立ち下がりが急峻になり、こ
の過渡電流に起因するノイズが問題になっている。
第４図は、従来のBiCMOS集積回路を示す回路図であ
る。同図において、Q1はｐチャネルMOSトランジスタ
（以下、pMOSと記す）、Q4、Q5はｎチャネルMOSトラン
ジスタ（以下、nMOSと記す）、T1〜T4はバイポーラトラ
ンジスタ、Ｄはダイオード、R1〜R4は抵抗であって、pM
OSQ1と、nMOSQ4とによってインバータ回路が構成され、
トランジスタT1と抵抗R2、R3によって、位相分割回路が
構成され、また、トランジスタT2、T3とトランジスタT4
とによってトーテムポール構造の出力回路が構成されて
いる。また、Inは前段の出力信号が入力される入力端
子、Outは次段の入力端子に接続される出力端子であ
る。
る。同図において、Q1はｐチャネルMOSトランジスタ
（以下、pMOSと記す）、Q4、Q5はｎチャネルMOSトラン
ジスタ（以下、nMOSと記す）、T1〜T4はバイポーラトラ
ンジスタ、Ｄはダイオード、R1〜R4は抵抗であって、pM
OSQ1と、nMOSQ4とによってインバータ回路が構成され、
トランジスタT1と抵抗R2、R3によって、位相分割回路が
構成され、また、トランジスタT2、T3とトランジスタT4
とによってトーテムポール構造の出力回路が構成されて
いる。また、Inは前段の出力信号が入力される入力端
子、Outは次段の入力端子に接続される出力端子であ
る。
このBiCMOS回路の出力立ち下がり時の出力波形を第５
図に示す。従来例回路の出力は、同図実線で示すよう
に、立ち下がり特性が急峻であるため、下側に大きくオ
ーバーシュートした。そのため、接地電位が下降して電
源回路内にノイズが生じ、これにより隣接する入力端子
の入力しきい値電圧が変動し誤動作が誘発された。
図に示す。従来例回路の出力は、同図実線で示すよう
に、立ち下がり特性が急峻であるため、下側に大きくオ
ーバーシュートした。そのため、接地電位が下降して電
源回路内にノイズが生じ、これにより隣接する入力端子
の入力しきい値電圧が変動し誤動作が誘発された。
従来のこの誤動作を防止するための対策は、抵抗R1の
抵抗値を大きくして、トランジスタT1のベース電位の立
ち上がりを緩慢にすることであった。このようにすれ
ば、出力波形は第５図破線で示されるように緩やかにな
り、オーバーシュートも少なくなる。
抵抗値を大きくして、トランジスタT1のベース電位の立
ち上がりを緩慢にすることであった。このようにすれ
ば、出力波形は第５図破線で示されるように緩やかにな
り、オーバーシュートも少なくなる。
［発明が解決しようとする課題］ 従来のノイズ対策は、トランジスタT1の駆動回路のイ
ンピーダンスを大きくするものであったため、必然的に
このトランジスタをオンさせる際のベース節点周辺の寄
生容量充電時間が増加することとなり、出力波形を緩慢
としたことによる遅れΔＴの外にトランジスタT1がオン
に転じるまでの遅れΔT1を伴う。そのため、従来のノイ
ズ対策は、遅延時間ΔT2（＝ΔＴ＋ΔT1）が増大してし
まうという欠点があった。
ンピーダンスを大きくするものであったため、必然的に
このトランジスタをオンさせる際のベース節点周辺の寄
生容量充電時間が増加することとなり、出力波形を緩慢
としたことによる遅れΔＴの外にトランジスタT1がオン
に転じるまでの遅れΔT1を伴う。そのため、従来のノイ
ズ対策は、遅延時間ΔT2（＝ΔＴ＋ΔT1）が増大してし
まうという欠点があった。
［課題を解決するための手段］ 本発明のBiCMOS集積回路は、入力信号を受けるCMOSイ
ンバータ回路、位相分割回路およびトーテムポール構造
の出力回路部からなる通常のBiCMOS出力回路の外に、出
力端子の電位により制御され、出力端子の電位がＨレベ
ルからＬレベルへ移行する過渡期において出力端子電位
の立ち下がり速度を低下させる帰還回路が付加されたも
のである。
ンバータ回路、位相分割回路およびトーテムポール構造
の出力回路部からなる通常のBiCMOS出力回路の外に、出
力端子の電位により制御され、出力端子の電位がＨレベ
ルからＬレベルへ移行する過渡期において出力端子電位
の立ち下がり速度を低下させる帰還回路が付加されたも
のである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同
図において、第４図の従来例の部分と共通する部分につ
いては同一の参照番号が付されている。本実施例では、
従来例の回路に、入力部が出力端子Outに接続される、p
MOSQ2およびnMOSQ6から構成される帰還用インバータ回
路と、pMOSQ1のドレインとトランジスタT1のベースとの
間に挿入される。ゲートが帰還用インバータ回路の出力
部に接続されたpMOSQ3と抵抗R6とからなる直列接続体
と、からなる帰還回路が付加されている。
図において、第４図の従来例の部分と共通する部分につ
いては同一の参照番号が付されている。本実施例では、
従来例の回路に、入力部が出力端子Outに接続される、p
MOSQ2およびnMOSQ6から構成される帰還用インバータ回
路と、pMOSQ1のドレインとトランジスタT1のベースとの
間に挿入される。ゲートが帰還用インバータ回路の出力
部に接続されたpMOSQ3と抵抗R6とからなる直列接続体
と、からなる帰還回路が付加されている。
次に、第１図に図示した回路の動作について説明す
る。まず、入力端子InにＨレベルが入力されるとpMOSQ1
はオフし、nMOSQ4およびQ5はオンする。従って、バイポ
ーラトランジスタT1およびT4は、オフし、バイポーラト
ランジスタT2のベースが接続される節点Ａの電位は電源
電位VCCまで引き上げられる。そのため、バイポーラト
ランジスタT2およびT3はオンして、出力端子Outの電位
はＨレベル（〜3.5V）となる。ここで、pMOSQ2およびnM
OSQ6からなるインバータの出力節点Ｂの電位はＬレベル
となるので、pMOSQ3はオンする。従って、抵抗R1および
R6は並列接続された合成抵抗として機能する状態とな
る。しかし、このとき、pMOSQ1はオフしているので、抵
抗R1およびR6には電流は流れない。
る。まず、入力端子InにＨレベルが入力されるとpMOSQ1
はオフし、nMOSQ4およびQ5はオンする。従って、バイポ
ーラトランジスタT1およびT4は、オフし、バイポーラト
ランジスタT2のベースが接続される節点Ａの電位は電源
電位VCCまで引き上げられる。そのため、バイポーラト
ランジスタT2およびT3はオンして、出力端子Outの電位
はＨレベル（〜3.5V）となる。ここで、pMOSQ2およびnM
OSQ6からなるインバータの出力節点Ｂの電位はＬレベル
となるので、pMOSQ3はオンする。従って、抵抗R1および
R6は並列接続された合成抵抗として機能する状態とな
る。しかし、このとき、pMOSQ1はオフしているので、抵
抗R1およびR6には電流は流れない。
次に、入力部InにＬレベルが入力されると、pMOSQ1は
オンし、nMOSQ4およびQ5はオフする。従って、バイポー
ラトランジスタT1は、抵抗R1とR6との合成抵抗により駆
動されてオンし、さらに、次段のバイポーラトランジス
タT4をオンさせる。一方、バイポーラトランジスタT1の
電流による抵抗R2の電圧降下によって節点Ａの電位は約
1.0Vに迄低下し、バイポーラトランジスタT2およびT3は
オフする。バイポーラトランジスタT1およびT4がオンし
たことにより、出力端子Outの電位は立ち下がるが、こ
のとき、帰還用インバータ回路を構成するpMOSQ2とnMOS
Q6とのディメンジョンを調整してスレッショルド電圧を
2.5V程度（VCC＝3.5Vの場合）に設定すれば、出力端子O
utの立ち下がりがはじまるとすぐに帰還用インバータ回
路の出力（節点Ｂのレベル）は反転してＨレベルになる
ので、抵抗R6を通る電流経路は遮断される。これによっ
て、バイポーラトランジスタT1およびT4を駆動するイン
ピーダンスは抵抗R1のみとなり、出力波形の立ち下がり
は緩慢になり、オーバーシュートも少なくなる。このと
きの出力波形は第２図に破線に示すようになるので（帰
還回路がないときの出力波形は実線）、出力回路での遅
延時間ΔＴは、従来例の遅延時間ΔT2（第５図）の半分
以下になる。
オンし、nMOSQ4およびQ5はオフする。従って、バイポー
ラトランジスタT1は、抵抗R1とR6との合成抵抗により駆
動されてオンし、さらに、次段のバイポーラトランジス
タT4をオンさせる。一方、バイポーラトランジスタT1の
電流による抵抗R2の電圧降下によって節点Ａの電位は約
1.0Vに迄低下し、バイポーラトランジスタT2およびT3は
オフする。バイポーラトランジスタT1およびT4がオンし
たことにより、出力端子Outの電位は立ち下がるが、こ
のとき、帰還用インバータ回路を構成するpMOSQ2とnMOS
Q6とのディメンジョンを調整してスレッショルド電圧を
2.5V程度（VCC＝3.5Vの場合）に設定すれば、出力端子O
utの立ち下がりがはじまるとすぐに帰還用インバータ回
路の出力（節点Ｂのレベル）は反転してＨレベルになる
ので、抵抗R6を通る電流経路は遮断される。これによっ
て、バイポーラトランジスタT1およびT4を駆動するイン
ピーダンスは抵抗R1のみとなり、出力波形の立ち下がり
は緩慢になり、オーバーシュートも少なくなる。このと
きの出力波形は第２図に破線に示すようになるので（帰
還回路がないときの出力波形は実線）、出力回路での遅
延時間ΔＴは、従来例の遅延時間ΔT2（第５図）の半分
以下になる。
第３図は、本発明の他の実施例を示す回路図である。
本実施例においては、帰還回路が、pMOSQ2およびnMOSQ6
とからなる帰還用インバータ回路と、ゲートが帰還用イ
ンバータ回路の出力部に接続され、ドレイン、ソース
が、それぞれバイポーラトランジスタT4のベースと接地
点とに接続されたnMOSQ7と、によって構成されている。
本実施例においては、帰還回路が、pMOSQ2およびnMOSQ6
とからなる帰還用インバータ回路と、ゲートが帰還用イ
ンバータ回路の出力部に接続され、ドレイン、ソース
が、それぞれバイポーラトランジスタT4のベースと接地
点とに接続されたnMOSQ7と、によって構成されている。
この回路における、帰還用インバータ回路のpMOSQ2と
nMOSQ6のディメンジョンは、スレッショルド電圧が2.5V
程度になるように調整され、また、nMOSQ7はそのチャネ
ル幅が狭く設計され、薄通時に微小な電流しか流れない
ようになされている。
nMOSQ6のディメンジョンは、スレッショルド電圧が2.5V
程度になるように調整され、また、nMOSQ7はそのチャネ
ル幅が狭く設計され、薄通時に微小な電流しか流れない
ようになされている。
次に、第３図の回路の動作について説明する。
まず、入力端子InにＨレベルが入力されるとpMOSQ1は
オフし、nMOSQ4およびQ5はオンする。従って、バイポー
ラトランジスタT1およびT4はオフし、バイポーラトラン
ジスタT2およびT3はオンする。そのため、出力端子Out
の電位はＨレベル（〜3.5V）となり、帰還用インバータ
回路の出力節点Ｂの電位はＬレベルとなるのでnMOSQ7は
オフする。
オフし、nMOSQ4およびQ5はオンする。従って、バイポー
ラトランジスタT1およびT4はオフし、バイポーラトラン
ジスタT2およびT3はオンする。そのため、出力端子Out
の電位はＨレベル（〜3.5V）となり、帰還用インバータ
回路の出力節点Ｂの電位はＬレベルとなるのでnMOSQ7は
オフする。
次に、入力端子InにＬレベルが入力されるとpMOSQ1が
オンし、nMOSQ4およびQ5がオフする。そのため、バイポ
ーラトランジスタT1がオンし、さらに、次段のトランジ
スタT4がオンする。これにより、出力端子Outの電位は
立ち下がるが、ここで、帰還用インバータ回路のスレッ
ショルド電圧が2.5V程度に設定されているので、出力端
子Outの電位が立ち下がりはじめるとすぐに節点Ｂの電
位は反転して、Ｈレベルとなる。そのため、バイポーラ
トランジスタT4のベース電流の一部がnMOSQ7によりバイ
パスされ、ベース電流はその分減少する。従って、バイ
ポーラトランジスタT4のコレクタ電流もその分減少し、
先の実施例と同様に出力の立ち下がり波形は緩慢にな
る。
オンし、nMOSQ4およびQ5がオフする。そのため、バイポ
ーラトランジスタT1がオンし、さらに、次段のトランジ
スタT4がオンする。これにより、出力端子Outの電位は
立ち下がるが、ここで、帰還用インバータ回路のスレッ
ショルド電圧が2.5V程度に設定されているので、出力端
子Outの電位が立ち下がりはじめるとすぐに節点Ｂの電
位は反転して、Ｈレベルとなる。そのため、バイポーラ
トランジスタT4のベース電流の一部がnMOSQ7によりバイ
パスされ、ベース電流はその分減少する。従って、バイ
ポーラトランジスタT4のコレクタ電流もその分減少し、
先の実施例と同様に出力の立ち下がり波形は緩慢にな
る。
［発明の効果］ 以上説明したように、本発明は、出力端子からの帰還
信号により出力端子電位の立ち下がり速度を下げたもの
であるので、本発明によれば、出力端子電位の立ち下が
り開始時点を遅らせることなく出力の立ち下がり波形を
緩慢にすることができる。従って、本発明によれば、出
力回路自体の遅延時間の大幅な増大を招かずに出力部で
発生するノイズを大幅に抑制することができ、隣接する
回路を誤動作させるのを防止することができる。
信号により出力端子電位の立ち下がり速度を下げたもの
であるので、本発明によれば、出力端子電位の立ち下が
り開始時点を遅らせることなく出力の立ち下がり波形を
緩慢にすることができる。従って、本発明によれば、出
力回路自体の遅延時間の大幅な増大を招かずに出力部で
発生するノイズを大幅に抑制することができ、隣接する
回路を誤動作させるのを防止することができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例を示す回路図、第５図は、そ
の動作説明図である。
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例を示す回路図、第５図は、そ
の動作説明図である。
Claims (3)
- 【請求項１】ゲートが入力端子に接続されたｐチャネル
MOSトランジスタとゲートが前記入力端子に接続された
ｎチャネルMOSトランジスタとからなるインバータ回路
と、 ベースが前記インバータ回路の出力部に接続されコレク
タが抵抗を介して高位側電源に接続されエミッタが抵抗
を介して低位側電源に接続された第１のバイポーラトラ
ンジスタと、 ベースが直接または他のトランジスタのベース−エミッ
タ接合を介して前記第１のバイポーラトランジスタのコ
レクタに接続されコレクタが高位側電源に接続されエミ
ッタが出力端子に接続された第２のバイポーラトランジ
スタと、 ベースが前記第１のバイポーラトランジスタのエミッタ
に接続されコレクタが前記出力端子に接続されエミッタ
が低位側電源に接続された第３のバイポーラトランジス
タと、 前記出力端子の電位によって制御され、前記第３のバイ
ポーラトランジスタがオフ状態からオン状態に転じる過
渡期において前記出力端子の電位の立ち下がり速度を低
下させる帰還回路と、 を具備するBiCMOS集積回路。 - 【請求項２】前記帰還回路が、 入力部が前記出力端子に接続された帰還用インバータ回
路と、 前記ｐチャネルMOSトランジスタのドレインと前記第１
のバイポーラトランジスタのベースとの間に接続され
た、ゲートが前記帰還用インバータ回路の出力部に接続
された帰還用ｐチャネルMOSトランジスタと抵抗との直
列接続体と、 から構成されている請求項１記載のBiCMOS集積回路。 - 【請求項３】前記帰還回路が、 入力部が前記出力端子に接続された帰還用インバータ回
路と、 ゲートが前記帰還用インバータ回路の出力部に接続され
ドレインが前記第３のバイポーラトランジスタのベース
に接続されソースが低位側電源に接続された帰還用ｎチ
ャネルMOSトランジスタと、 から構成されている請求項１記載のBiCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031120A JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031120A JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235416A JPH03235416A (ja) | 1991-10-21 |
| JP2569861B2 true JP2569861B2 (ja) | 1997-01-08 |
Family
ID=12322555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031120A Expired - Lifetime JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569861B2 (ja) |
-
1990
- 1990-02-09 JP JP2031120A patent/JP2569861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235416A (ja) | 1991-10-21 |
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