JPH07105707B2 - ３ステ−ト回路 - Google Patents
３ステ−ト回路Info
- Publication number
- JPH07105707B2 JPH07105707B2 JP60167601A JP16760185A JPH07105707B2 JP H07105707 B2 JPH07105707 B2 JP H07105707B2 JP 60167601 A JP60167601 A JP 60167601A JP 16760185 A JP16760185 A JP 16760185A JP H07105707 B2 JPH07105707 B2 JP H07105707B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- connection point
- control signal
- base
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特に大きな負荷容量を
駆動するのに好適な３ステート回路に関する。
駆動するのに好適な３ステート回路に関する。
従来の３ステート回路は、例えば特開昭59−70020号公
報に示されているように、MOSトランジスタで構成され
ていたので、出力に大きな負荷容量が接続された場合、
時定数が大きくなり、高速動作が困難となる欠点があつ
た。
報に示されているように、MOSトランジスタで構成され
ていたので、出力に大きな負荷容量が接続された場合、
時定数が大きくなり、高速動作が困難となる欠点があつ
た。
本発明の目的は、大きな負荷容量を高速に駆動できる３
ステート回路を提供することにある。
ステート回路を提供することにある。
本発明の３ステート回路は、出力段にMOSトランジスタ
より駆動能力の大きいバイポーラトランジスタと、ドレ
イン及びソースが該バイポーラトランジスタのベースと
エミツタとに、ゲートが制御端子に接続されたMOSトラ
ンジスタとを具備するものである。
より駆動能力の大きいバイポーラトランジスタと、ドレ
イン及びソースが該バイポーラトランジスタのベースと
エミツタとに、ゲートが制御端子に接続されたMOSトラ
ンジスタとを具備するものである。
以下、本発明の一実施例を図により説明する。１は入力
端子、２は出力端子、３及び４は互いに相補信号が入力
される第１及び第２の制御端子、VCCは電源電位端子、G
NDは接続電位端子である。20は、コレクタが電源電位端
子VCCに、エミツタが出力端子２に接続される第１のNPN
バイポーラトランジスタであり、21は、コレクタが出力
端子２に、エミツタが接地端子GNDに接続される第２のN
PNバイポーラトランジスタである。11及び12はドレイン
及びソースが電源電位端子VCCと第１のバイポーラトラ
ンジスタ20のベースに直列に接続される第１及び第２の
PMOSトランジスタである。第１のPMOSトランジスタ11の
ゲートは入力端子１に、また、第２のPMOSトランジスタ
12のゲートは第１の制御端子３にそれぞれ接続される。
13及び14はドレイン及びソースが第１のバイポーラトラ
ンジスタ20のベースと接地電位端子GNDに直列に接続さ
れる第１及び第２のNMOSトランジスタである。第１のNM
OSトランジスタ13のゲートは第２の制御端子４に、ま
た、第２のNMOSトランジスタ14のゲートは入力端子１に
それぞれ接続される。15及び16はドレイン及びソースが
出力端子２と第２のバイポーラトランジスタ21のベース
に直列に接続される第３及び第４のNMOSトランジスタで
ある。第３のNMOSトランジスタ15のゲートは第２の制御
端子４に、また、第４のNMOSトランジスタ16のゲートは
入力端子１にそれぞれ接続される。17は、ゲートが第１
のバイポーラトランジスタ20のベースに、ドレインが第
２のバイポーラトランジスタ21のベースに、ソースが接
地電位端子GNDに接続される第５のNMOSトランジスタで
ある。31は、ドレイン及びソースが第１のバイポーラト
ランジスタ20のエミツタ及びベースに、ゲートが第１の
制御端子３に接続される第６のNMOSトランジスタであ
り、32は、ドレイン及びソースが第２のバイポーラトラ
ンジスタ21のエミツタ及びベースに、ゲートが第１の制
御端子３に接続される第７のNMOSトランジスタである。
端子、２は出力端子、３及び４は互いに相補信号が入力
される第１及び第２の制御端子、VCCは電源電位端子、G
NDは接続電位端子である。20は、コレクタが電源電位端
子VCCに、エミツタが出力端子２に接続される第１のNPN
バイポーラトランジスタであり、21は、コレクタが出力
端子２に、エミツタが接地端子GNDに接続される第２のN
PNバイポーラトランジスタである。11及び12はドレイン
及びソースが電源電位端子VCCと第１のバイポーラトラ
ンジスタ20のベースに直列に接続される第１及び第２の
PMOSトランジスタである。第１のPMOSトランジスタ11の
ゲートは入力端子１に、また、第２のPMOSトランジスタ
12のゲートは第１の制御端子３にそれぞれ接続される。
13及び14はドレイン及びソースが第１のバイポーラトラ
ンジスタ20のベースと接地電位端子GNDに直列に接続さ
れる第１及び第２のNMOSトランジスタである。第１のNM
OSトランジスタ13のゲートは第２の制御端子４に、ま
た、第２のNMOSトランジスタ14のゲートは入力端子１に
それぞれ接続される。15及び16はドレイン及びソースが
出力端子２と第２のバイポーラトランジスタ21のベース
に直列に接続される第３及び第４のNMOSトランジスタで
ある。第３のNMOSトランジスタ15のゲートは第２の制御
端子４に、また、第４のNMOSトランジスタ16のゲートは
入力端子１にそれぞれ接続される。17は、ゲートが第１
のバイポーラトランジスタ20のベースに、ドレインが第
２のバイポーラトランジスタ21のベースに、ソースが接
地電位端子GNDに接続される第５のNMOSトランジスタで
ある。31は、ドレイン及びソースが第１のバイポーラト
ランジスタ20のエミツタ及びベースに、ゲートが第１の
制御端子３に接続される第６のNMOSトランジスタであ
り、32は、ドレイン及びソースが第２のバイポーラトラ
ンジスタ21のエミツタ及びベースに、ゲートが第１の制
御端子３に接続される第７のNMOSトランジスタである。
上記のような構成において動作を説明する。
（１）通常バツフアとしての動作 制御端子３及び４に印加する制御信号をそれぞれ「ロ
ウ」，「ハイ」とすることによりPMOSトランジスタ12、
NMOSトランジスタ13,15はオン状態となり、NMOSトラン
ジスタ31,32はオフ状態となる。
ウ」，「ハイ」とすることによりPMOSトランジスタ12、
NMOSトランジスタ13,15はオン状態となり、NMOSトラン
ジスタ31,32はオフ状態となる。
入力端子１を「ロウ」とすると、PMOSトランジスタ11は
オン状態となり、NMOSトランジスタ14,16はオフ状態と
なる。すなわち、バイポーラトランジスタ21はベース電
流が供給されないため、オフ状態となり、バイポーラト
ランジスタ20は、PMOSトランジスタ11,12を介してベー
ス電流が供給され、バイポーラトランジスタ20にコレク
タ電流が流れる。従つて、出力端子２は急速に充電され
「ハイ」レベルとなる。
オン状態となり、NMOSトランジスタ14,16はオフ状態と
なる。すなわち、バイポーラトランジスタ21はベース電
流が供給されないため、オフ状態となり、バイポーラト
ランジスタ20は、PMOSトランジスタ11,12を介してベー
ス電流が供給され、バイポーラトランジスタ20にコレク
タ電流が流れる。従つて、出力端子２は急速に充電され
「ハイ」レベルとなる。
また、入力端子１を「ハイ」とすると、PMOSトランジス
タ11はオフ状態となり、NMOSトランジスタ14,16はオン
状態となる。この場合、バイポーラトランジスタ20はベ
ース電流が供給されないためオフ状態となる。またバイ
ポーラトランジスタ20のベースは、NMOSトランジスタ1
3,14を介して接地端子GNDに短絡するため、「ロウ」レ
ベルとなり、NMOSトランジスタ17はオフ状態となる。バ
イポーラトランジスタ21は、NMOSトランジスタ15,16を
介してベース電流が供給され、バイポーラトランジスタ
21にコレクタ電流が流れる。従つて、出力端子２の電荷
は急速に放電され「ロウ」レベルとなる。
タ11はオフ状態となり、NMOSトランジスタ14,16はオン
状態となる。この場合、バイポーラトランジスタ20はベ
ース電流が供給されないためオフ状態となる。またバイ
ポーラトランジスタ20のベースは、NMOSトランジスタ1
3,14を介して接地端子GNDに短絡するため、「ロウ」レ
ベルとなり、NMOSトランジスタ17はオフ状態となる。バ
イポーラトランジスタ21は、NMOSトランジスタ15,16を
介してベース電流が供給され、バイポーラトランジスタ
21にコレクタ電流が流れる。従つて、出力端子２の電荷
は急速に放電され「ロウ」レベルとなる。
（２）高インピーダンス動作 制御端子３及び４に印加する制御信号をそれぞれ「ハ
イ」，「ロウ」とすることによりPMOSトランジスタ12、
NMOSトランジスタ13,14はオフ状態となり、NMOSトラン
ジスタ31,32はオン状態となる。これによつてバイポー
ラトランジスタ20,21のベース・エミツタ間電位は０と
なるのでこの２つのバイポーラトランジスタ20,21はオ
フ状態となる。従つて、第１のバイポーラトランジスタ
20からのチヤージあるいは第２のバイポーラトランジス
タ21によるデイスチヤージは起り得なく、出力端子２は
高インピーダンス状態となる。
イ」，「ロウ」とすることによりPMOSトランジスタ12、
NMOSトランジスタ13,14はオフ状態となり、NMOSトラン
ジスタ31,32はオン状態となる。これによつてバイポー
ラトランジスタ20,21のベース・エミツタ間電位は０と
なるのでこの２つのバイポーラトランジスタ20,21はオ
フ状態となる。従つて、第１のバイポーラトランジスタ
20からのチヤージあるいは第２のバイポーラトランジス
タ21によるデイスチヤージは起り得なく、出力端子２は
高インピーダンス状態となる。
以上のように、本実施例によれば、出力負荷をMOSトラ
ンジスタより駆動能力の大きいバイポーラトランジスタ
で駆動するため、高速動作が可能となる。また、高イン
ピーダンス状態の場合は、バイポーラトランジスタのベ
ース・エミツタをMOSトランジスタで短絡し、該バイポ
ーラトランジスタをオフ状態とするため、MOSトランジ
スタで構成される３ステート回路と同等の高インピーダ
ンス状態を実現できる。このように、本実施例によれ
ば、NMOSトランジスタ31,32はそれぞれバイポーラトラ
ンジスタ20,21のベースエミッタ間に接続されているた
め、３ステート回路をハイインピーダンス状態にすると
きに、上記NMOSトランジスタ31,32のオン状態によって
上記バイポーラトランジスタ20,21のベース電荷を速く
引き抜くことができ、このことによって上記バイポーラ
トランジスタ20,21のオフ状態への移行を高速にするこ
とができるという効果を得ることができる。
ンジスタより駆動能力の大きいバイポーラトランジスタ
で駆動するため、高速動作が可能となる。また、高イン
ピーダンス状態の場合は、バイポーラトランジスタのベ
ース・エミツタをMOSトランジスタで短絡し、該バイポ
ーラトランジスタをオフ状態とするため、MOSトランジ
スタで構成される３ステート回路と同等の高インピーダ
ンス状態を実現できる。このように、本実施例によれ
ば、NMOSトランジスタ31,32はそれぞれバイポーラトラ
ンジスタ20,21のベースエミッタ間に接続されているた
め、３ステート回路をハイインピーダンス状態にすると
きに、上記NMOSトランジスタ31,32のオン状態によって
上記バイポーラトランジスタ20,21のベース電荷を速く
引き抜くことができ、このことによって上記バイポーラ
トランジスタ20,21のオフ状態への移行を高速にするこ
とができるという効果を得ることができる。
また、本実施例によれば、次のような効果を得ることが
できる。すなわち、３ステート回路はその３ステートと
いう性格の点から往々として、その出力端子が他の回路
の出力端子に接続され得ることとなる。そのような場
合、高インピーダンス動作においてバイポーラ出力トラ
ンジスタ20のベースが実施例のような構成でなく、接地
電位にされる構成の場合は、動作状態の他の回路からの
ハイレベル出力が出力されたとき、そのハイレベル出力
がそのままトランジスタ20のベースエミッタ間に逆方向
バイアスとして印加させてしまい、そのベースエミッタ
接合の降伏や、かかる降伏によるハイレベル出力の制限
などの異常動作が生ずる危険性をもつこととなる。これ
に対して、本実施例では高インピーダンス動作におい
て、上記バイポーラトランジスタ20はそのベースがPMOS
トランジスタ12及びNMOSトランジスタ13からなり高イン
ピーダンス動作となる。CMOS（Complementaly Metal Ox
icide Semiconductor）回路と接続されているため、上
記バイポーラトランジスタ20のベースエミッタ逆方向の
バイアスを回避でき、それに基づく異常動作を防止する
ことができる。
できる。すなわち、３ステート回路はその３ステートと
いう性格の点から往々として、その出力端子が他の回路
の出力端子に接続され得ることとなる。そのような場
合、高インピーダンス動作においてバイポーラ出力トラ
ンジスタ20のベースが実施例のような構成でなく、接地
電位にされる構成の場合は、動作状態の他の回路からの
ハイレベル出力が出力されたとき、そのハイレベル出力
がそのままトランジスタ20のベースエミッタ間に逆方向
バイアスとして印加させてしまい、そのベースエミッタ
接合の降伏や、かかる降伏によるハイレベル出力の制限
などの異常動作が生ずる危険性をもつこととなる。これ
に対して、本実施例では高インピーダンス動作におい
て、上記バイポーラトランジスタ20はそのベースがPMOS
トランジスタ12及びNMOSトランジスタ13からなり高イン
ピーダンス動作となる。CMOS（Complementaly Metal Ox
icide Semiconductor）回路と接続されているため、上
記バイポーラトランジスタ20のベースエミッタ逆方向の
バイアスを回避でき、それに基づく異常動作を防止する
ことができる。
本発明によれば、高速な３ステート回路を得ることがで
きる。
きる。
図は本発明の一実施例を示す回路図である。 １……入力端子、２……出力端子、VCC……電源電位端
子、3,4……制御端子、11……PMOSトランジスタ、14,16
……NMOSトランジスタ、20,21……バイポーラトランジ
スタ。
子、3,4……制御端子、11……PMOSトランジスタ、14,16
……NMOSトランジスタ、20,21……バイポーラトランジ
スタ。
Claims (1)
- 【請求項１】そのコレクタが電源端子に接続され、その
ベースが第１接続点に接続され、かつそのエミッタが出
力端子に接続されてなる第1NPNバイポーラ出力トランジ
スタと、 そのコレクタが上記出力端子に接続され、そのベースが
第２接続点に接続され、そのエミッタが接地電位端子に
接続されてなる第2NPNバイポーラ出力トランジスタと、 入力信号と、第１制御信号と、上記第１制御信号に対し
て逆相にされた第２制御信号とを受け、上記第１制御信
号がロウレベルにされかつ上記第２制御信号がハイレベ
ルにされてなる第１動作状態において上記入力信号に応
答した互いに逆相の駆動信号を上記第１接続点と上記第
２接続点に供給し、かつ上記第１制御信号がハイレベル
にされかつ上記第２制御信号がロウレベルにされてなる
第２動作状態において上記第１接続点に対する駆動電流
の流入及び流出を停止するとともに上記第２接続点に対
する駆動電流の流入を停止する複数のPMOSトランジスタ
と複数のNMOSトランジスタからなる駆動用の回路と、 をもつ３ステート回路であって、 上記第1NPNバイポーラ出力トランジスタのベースとエミ
ッタとの間、及び上記第2NPNバイポーラ出力トランジス
タのベースとエミッタとの間にそれぞれ上記第２制御信
号によってスイッチ動作されるNMOSトランジスタが接続
されてなり、 上記前段の回路内の上記第１接続点に駆動信号を供給す
る回路が、上記入力信号によってスイッチ動作され上記
第１接続点をハイレベルに駆動せしめるための第1PMOS
トランジスタと、上記入力信号によって上記第1PMOSト
ランジスタに対して相補関係をもってスイッチ動作され
上記第１接続点をロウレベルに駆動せしめるための第1N
MOSトランジスタと、上記第１動作状態において上記第1
PMOSトランジスタによる上記第１接続点のハイレベルへ
の駆動と上記第1NMOSトランジスタによる上記第１接続
点のロウレベルへの駆動を行なわせしめ、かつ上記第２
動作状態において上記第1PMOSトランジスタ及び上記第1
NMOSトランジスタを介しての上記第１接続点に対する駆
動電流の流入及び流出を停止せしめるように設けられて
なるところの、上記第１制御信号によってスイッチ動作
される第2PMOSトランジスタと上記第２制御信号によっ
て上記第2PMOSトランジスタと同じスイッチ状態にスイ
ッチ動作される第2NMOSトランジスタから構成されてな
ることを特徴とする３ステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167601A JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167601A JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229316A JPS6229316A (ja) | 1987-02-07 |
| JPH07105707B2 true JPH07105707B2 (ja) | 1995-11-13 |
Family
ID=15852791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167601A Expired - Lifetime JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105707B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214219A (ja) * | 1989-02-14 | 1990-08-27 | Nec Corp | バイポーラｍｏｓ３値出力バッファ |
| KR930004353B1 (ko) * | 1990-04-26 | 1993-05-26 | 한국전기통신공사 | BiCMOS의 제삼상태 출력회로 |
| US5371423A (en) * | 1992-12-14 | 1994-12-06 | Siemens Aktiengesellschaft | Tri-state-capable driver circuit |
| EP0745640B1 (en) * | 1994-12-02 | 2003-04-02 | Toray Industries, Inc. | Prepreg and fiber-reinforced composite material |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
-
1985
- 1985-07-31 JP JP60167601A patent/JPH07105707B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229316A (ja) | 1987-02-07 |
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