JPS6229316A - ３ステ−ト回路 - Google Patents
３ステ−ト回路Info
- Publication number
- JPS6229316A JPS6229316A JP60167601A JP16760185A JPS6229316A JP S6229316 A JPS6229316 A JP S6229316A JP 60167601 A JP60167601 A JP 60167601A JP 16760185 A JP16760185 A JP 16760185A JP S6229316 A JPS6229316 A JP S6229316A
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- JP
- Japan
- Prior art keywords
- bipolar
- transistor
- turned
- nmos
- bipolar transistor
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特に大きな負荷容量を
駆動するのに好適な３ステート回路に関する。
駆動するのに好適な３ステート回路に関する。
従来の３ステート回路は、例えば特開昭５９−７００２
０号公報に示されているように、ＭＯＳトランジスタで
構成されていたので、出力に大きな負荷容量が接続され
た場合、時定数が大きくなり、高速動作が困難となる欠
点があった。
０号公報に示されているように、ＭＯＳトランジスタで
構成されていたので、出力に大きな負荷容量が接続され
た場合、時定数が大きくなり、高速動作が困難となる欠
点があった。
本発明の目的は、大きな負荷容量を高速に駆動できる３
ステート回路を提供することに゛ある。
ステート回路を提供することに゛ある。
本発明の３ステート回路は、出力段にＭＯＳトランジス
タより駆動能力の大きいバイポーラトランジスタと、ド
レイン及びソースが該バイポーラトランジスタのベース
とエミッタとに、ゲートが制御端子に接続されたＭＯＳ
トランジスタとを具備するものである。
タより駆動能力の大きいバイポーラトランジスタと、ド
レイン及びソースが該バイポーラトランジスタのベース
とエミッタとに、ゲートが制御端子に接続されたＭＯＳ
トランジスタとを具備するものである。
以下、本発明の一実施例を図により説明する。
１は入力端子、２は出力端子、３及び４は互いに相補信
号が入力される第１及び第２の制御端子、ｖｏ。は電源
電位端子、ＧＮＤは接続電位端子である。２０は、コレ
クタが電源電位端子Ｖ ｃａに、エミッタが出力端子２
に接続される第１のＮＰＮバイポーラトランジスタであ
り、２１は、コレクタが出力端子２に、エミッタが接地
端子ＧＮＤに接続される第２のＮＰＮバイポーラトラン
ジスタである。１１及び１２はドレイン及びソースが電
源電位端子ｖ０゜と第１のバイポーラトランジスタ２０
のベースに直列に接続される第１及び第２のＰＭＯＳト
ランジスタである。第１のＰＭＯＳトランジスタ１１の
ゲートは入力端子１に、また、第２のＰＭＯＳトランジ
スタ１２のゲートは第１の制御端子３にそれぞれ接続さ
れる。１３及び１４はドレイン及びソースが第１のバイ
ポーラトランジスタ２０のベースと接地電位端子ＧＮＤ
に直列に接続される第１及び第２のＮＭＯＳトランジス
タである。第１のＮＭＯＳトランジスタ１３のゲートは
第２の制御端子４に、また、第２のＮＭＯ８Ｉ−ランジ
スタ１４のゲートは入力端子１にそれぞれ接続される。
号が入力される第１及び第２の制御端子、ｖｏ。は電源
電位端子、ＧＮＤは接続電位端子である。２０は、コレ
クタが電源電位端子Ｖ ｃａに、エミッタが出力端子２
に接続される第１のＮＰＮバイポーラトランジスタであ
り、２１は、コレクタが出力端子２に、エミッタが接地
端子ＧＮＤに接続される第２のＮＰＮバイポーラトラン
ジスタである。１１及び１２はドレイン及びソースが電
源電位端子ｖ０゜と第１のバイポーラトランジスタ２０
のベースに直列に接続される第１及び第２のＰＭＯＳト
ランジスタである。第１のＰＭＯＳトランジスタ１１の
ゲートは入力端子１に、また、第２のＰＭＯＳトランジ
スタ１２のゲートは第１の制御端子３にそれぞれ接続さ
れる。１３及び１４はドレイン及びソースが第１のバイ
ポーラトランジスタ２０のベースと接地電位端子ＧＮＤ
に直列に接続される第１及び第２のＮＭＯＳトランジス
タである。第１のＮＭＯＳトランジスタ１３のゲートは
第２の制御端子４に、また、第２のＮＭＯ８Ｉ−ランジ
スタ１４のゲートは入力端子１にそれぞれ接続される。
１５及び１６はドレイン及びソースが出力端子２と第２
のバイポーラトランジスタ２１のベースに直列に接続さ
れる第３及び第４のＮＭＯＳトランジスタである。第３
のＮＭＯＳトランジスタ１５のゲートは第２の制御端子
４に、また、第４のＮＭＯ５）−ランジスタ１６のゲー
トは入力端子１にそれぞれ接続される。
のバイポーラトランジスタ２１のベースに直列に接続さ
れる第３及び第４のＮＭＯＳトランジスタである。第３
のＮＭＯＳトランジスタ１５のゲートは第２の制御端子
４に、また、第４のＮＭＯ５）−ランジスタ１６のゲー
トは入力端子１にそれぞれ接続される。
１７は、ゲートが第１のバイポーラトランジスタ２０の
ゲートに、ドレインが第２のバイポーラトランジスタ２
１のゲートに、ソースが接地電位端子ＧＮＤに接続され
る第５のＮＭＯＳトランジスタである。３１は、ドレイ
ン及びソースが第１のバイポーラトランジスタ２ｏのエ
ミッタ及びソースに、ゲートが第１の制御端子３に接続
される第６のＮＭＯＳトランジスタであり、３２は、ド
レイン及びソースが第２のバイポーラトランジスタ２１
のエミッタ及びソースに、ゲートが第１の制御端子３に
接続される第７のＮＭＯＳトランジスタである。
ゲートに、ドレインが第２のバイポーラトランジスタ２
１のゲートに、ソースが接地電位端子ＧＮＤに接続され
る第５のＮＭＯＳトランジスタである。３１は、ドレイ
ン及びソースが第１のバイポーラトランジスタ２ｏのエ
ミッタ及びソースに、ゲートが第１の制御端子３に接続
される第６のＮＭＯＳトランジスタであり、３２は、ド
レイン及びソースが第２のバイポーラトランジスタ２１
のエミッタ及びソースに、ゲートが第１の制御端子３に
接続される第７のＮＭＯＳトランジスタである。
上記のような構成において動作を説明する。
（１）通常バッファとしての動作
制御端子３及び４に印加する制御信号をそれぞれｒロウ
」、「ハイ」とすることによりＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ１３゜１５はオン状態となり
、ＮＭＯＳトランジスタ３１．３２はオフ状態となる。
」、「ハイ」とすることによりＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ１３゜１５はオン状態となり
、ＮＭＯＳトランジスタ３１．３２はオフ状態となる。
入力端子１を「ロウ」とすると、ＰＭＯＳトランジスタ
１１はオン状態となり、ＮＭＯＳトランジスタ１４．１
６はオフ状態となる。すなわち、バイポーラトランジス
タ２１はベース電流が供給されないため、オフ状態とな
り、バイポーラトランジスタ２０は、ＰＭＯＳトランジ
スタ１１゜１２を介してベース電流が供給され、バイポ
ーラトランジスタ２０にコレクタ電流が流れる。従って
、出力端子２は急速に充電され「ハイ」レベルとなる。
１１はオン状態となり、ＮＭＯＳトランジスタ１４．１
６はオフ状態となる。すなわち、バイポーラトランジス
タ２１はベース電流が供給されないため、オフ状態とな
り、バイポーラトランジスタ２０は、ＰＭＯＳトランジ
スタ１１゜１２を介してベース電流が供給され、バイポ
ーラトランジスタ２０にコレクタ電流が流れる。従って
、出力端子２は急速に充電され「ハイ」レベルとなる。
また、入力端子１を「ハイ」とすると、ＰＭＯＳトラン
ジスタ１１はオフ状態となり、ＮＭＯＳトランジスタ１
４．１６はオン状態となる。この場合、バイポーラトラ
ンジスタ２０はベース電流が供給されないためオフ状態
となる。またバイポーラトランジスタ２０のベースは、
ＮＭＯＳトランジスタ１３．１４を介して接地端子ＧＮ
Ｄに短絡するため、「ロウ」レベルとなり、ＮＭＯＳト
ランジスタ１７はオフ状態となる。バイポーラトランジ
スタ２１は、ＮＭＯＳトランジスタ１５．１６を介して
ベース電流が供給され、バイポーラトランジスタ２１に
コレクタ電流が流れる。従って、出力端子２の電荷は急
速に放電され「ロウ」レベルとなる。
ジスタ１１はオフ状態となり、ＮＭＯＳトランジスタ１
４．１６はオン状態となる。この場合、バイポーラトラ
ンジスタ２０はベース電流が供給されないためオフ状態
となる。またバイポーラトランジスタ２０のベースは、
ＮＭＯＳトランジスタ１３．１４を介して接地端子ＧＮ
Ｄに短絡するため、「ロウ」レベルとなり、ＮＭＯＳト
ランジスタ１７はオフ状態となる。バイポーラトランジ
スタ２１は、ＮＭＯＳトランジスタ１５．１６を介して
ベース電流が供給され、バイポーラトランジスタ２１に
コレクタ電流が流れる。従って、出力端子２の電荷は急
速に放電され「ロウ」レベルとなる。
（２）高インピーダンス動作
制御端子３及び４に印加する制御信号をそれぞれ「ハイ
」、「ロウ」とすることによりＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ１３゜１４はオフ状態となり
、ＮＭＯＳトランジスタ３１．３２はオン状態となる。
」、「ロウ」とすることによりＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ１３゜１４はオフ状態となり
、ＮＭＯＳトランジスタ３１．３２はオン状態となる。
これによってバイポーラトランジスタ２０．２１のベー
ス・エミッタ間電位はＯとなるのでこの２つのバイポー
ラトランジスタ２０．２１はオフ状態となる。従って、
第１のバイポーラトランジスタ２ｏからのチャージある
いは第２のバイポーラトランジスタ２１によるディスチ
ャージは起り得なく、出力端子２は高インピーダンス状
態となる。
ス・エミッタ間電位はＯとなるのでこの２つのバイポー
ラトランジスタ２０．２１はオフ状態となる。従って、
第１のバイポーラトランジスタ２ｏからのチャージある
いは第２のバイポーラトランジスタ２１によるディスチ
ャージは起り得なく、出力端子２は高インピーダンス状
態となる。
以上のように、本実施例によれば、出力負荷をＭＯＳト
ランジスタより駆動能力の大きいバイポーラトランジス
タで駆動するため、高速動作が可能となる。また、高イ
ンピーダンス状態の場合は、バイポーラトランジスタの
ベース・エミッタをＭＯＳトランジスタで短絡し、該バ
イポーラトランジスタをオフ状態とするため、ＭｏＳト
ランジスタで構成される３ステート回路と同等の高イン
ピーダンス状態を実現できる。
ランジスタより駆動能力の大きいバイポーラトランジス
タで駆動するため、高速動作が可能となる。また、高イ
ンピーダンス状態の場合は、バイポーラトランジスタの
ベース・エミッタをＭＯＳトランジスタで短絡し、該バ
イポーラトランジスタをオフ状態とするため、ＭｏＳト
ランジスタで構成される３ステート回路と同等の高イン
ピーダンス状態を実現できる。
本発明によれば、高速な３ステート回路を得ることがで
きる。
きる。
図は本発明の一実施例を示す回路図である。
１・・・入力端子、２・・・出力端子、ｖｏ。・・・電
ｇ電位端子、３，４・・・制御端子、１１・・・ＰＭＯ
８）−ランジスタ、１４．１６・・・ＮＭＯＳトランジ
スタ、２０゜２１・・・バイポーラトランジスタ。
ｇ電位端子、３，４・・・制御端子、１１・・・ＰＭＯ
８）−ランジスタ、１４．１６・・・ＮＭＯＳトランジ
スタ、２０゜２１・・・バイポーラトランジスタ。
Claims (1)
- １、バイポーラトランジスタとＭＯＳトランジスタとが
混在することを特徴とする３ステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167601A JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167601A JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229316A true JPS6229316A (ja) | 1987-02-07 |
| JPH07105707B2 JPH07105707B2 (ja) | 1995-11-13 |
Family
ID=15852791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167601A Expired - Lifetime JPH07105707B2 (ja) | 1985-07-31 | 1985-07-31 | ３ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105707B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383554A2 (en) * | 1989-02-14 | 1990-08-22 | Nec Corporation | BiMOS tri-state output buffer |
| JPH04229718A (ja) * | 1990-04-26 | 1992-08-19 | Electron & Telecommun Res Inst | ＢｉＣＭＯＳの第三状態出力回路 |
| EP0602496A1 (de) * | 1992-12-14 | 1994-06-22 | Siemens Aktiengesellschaft | Tristate-fähige Treiberschaltung |
| US5985431A (en) * | 1994-12-02 | 1999-11-16 | Toray Industries, Inc. | Prepreg, and a fiber reinforced composite material |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
-
1985
- 1985-07-31 JP JP60167601A patent/JPH07105707B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383554A2 (en) * | 1989-02-14 | 1990-08-22 | Nec Corporation | BiMOS tri-state output buffer |
| JPH04229718A (ja) * | 1990-04-26 | 1992-08-19 | Electron & Telecommun Res Inst | ＢｉＣＭＯＳの第三状態出力回路 |
| EP0602496A1 (de) * | 1992-12-14 | 1994-06-22 | Siemens Aktiengesellschaft | Tristate-fähige Treiberschaltung |
| US5985431A (en) * | 1994-12-02 | 1999-11-16 | Toray Industries, Inc. | Prepreg, and a fiber reinforced composite material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105707B2 (ja) | 1995-11-13 |
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