JPH04229718A - ＢｉＣＭＯＳの第三状態出力回路 - Google Patents

ＢｉＣＭＯＳの第三状態出力回路

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JPH04229718A
JPH04229718A JP3094202A JP9420291A JPH04229718A JP H04229718 A JPH04229718 A JP H04229718A JP 3094202 A JP3094202 A JP 3094202A JP 9420291 A JP9420291 A JP 9420291A JP H04229718 A JPH04229718 A JP H04229718A
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transistor
drain
nmos
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JP3094202A
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Young M Kim
金　榮　民
Won C Song
宋　元　哲
Jin I Hyun
玄　鎭　一
Hah Y Yoo
柳　河　榮
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KOREA TELECOMMUN AUTHORITY
Electronics and Telecommunications Research Institute ETRI
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KOREA TELECOMMUN AUTHORITY
Electronics and Telecommunications Research Institute ETRI
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Publication date
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    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は第三状態論理回路に関し
、特に消費電力が少なく、雑音が強く、駆動能力とスイ
ッチング特性が優れたＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ　
Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ
　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）の第三状態出力回路
に関する。
【０００２】
【従来の技術】従来は、ＢｉＣＭＯＳインバーター回路
を図１に示すように構成して、ＮＰＮバイポーラトラン
ジスターＱ９のエミッター、即ち、出力ノード（ＯＵＴ
）が高いロジック状態であるとき、入力ノード（ＩＮ）
に高いロジック状態の入力が入力されると、ＰＭＯＳト
ランジスターＭ４は不導電（ＯＦＦ）状態、ＮＭＯＳト
ランジスターＭ４２，Ｍ４３は導電（ＯＮ）状態になる
ため、ＰＭＯＳトランジスターＭ４１のソース及びＮＰ
ＮバイポーラトランジスターＱ９のベースがゲートに連
結されたＮＭＯＳトランジスターＭ４４とＮＰＮバイポ
ーラトランジスターＱ９も不導電状態になって印加電源
ＶＤＤがＮＰＮバイポーラトランジスターＱ９のコレク
ターエミッターに印加されなく、ＮＭＯＳトランジスタ
ーＭ４３が導電状態であるため、コンデンサーＣ４に充
電されていた電荷がＮＰＮバイポーラトランジスターＱ
１０のコレクターエミッターを通じて放電されるように
なり、このときにはＮＭＯＳトランジスターＭ４４が不
導電状態であるため、ＮＰＮバイポーラトランジスター
Ｑ１０のコレクターエミッターへ大きな電流が流れなが
ら出力ノード（ＯＵＴ）を低いロジック状態に変えてや
り、コンデンサーＣ４の蓄積電荷がある程度放電される
と、ＮＰＮバイポーラトランジスターＱ１０も不導電状
態になる。
【０００３】そして、逆に出力ノード（ＯＵＴ）が高い
ロジック状態にあるとき、入力ノード（ＩＮ）へ低いロ
ジック状態の入力が入力されると、ＰＭＯＳトランジス
ターＭ４１は導電状態、ＮＭＯＳトランジスタＭ４２，
Ｍ４３は不導電状態になるため、ＰＭＯＳトランジスタ
ーＭ４１のドレイン−ソースを通じて印加電源ＶＤＤが
流れながら、ＮＰＮバイポーラトランジスターＱ９とＮ
ＭＯＳトランジスターＭ４４を導電状態になるようにし
、ＮＭＯＳトランジスターＭ４３が不導電状態であり、
ＮＭＯＳトランジスターＭ４４が導電状態であるため、
ＮＰＮバイポーラトランジスターＱ１０のベースが低い
ロジック状態になって不導電状態になる。
【０００４】故に、印加電源ＶＤＤがＮＰＮバイポーラ
トランジスターＱ９のコレクターエミッターを通じて出
力ノードＯＵＴとコンデンサーＣ４にのみ流れながら出
力ノードＯＵＴを高いロジック状態になるようにし、コ
ンデンサーＣ４が充電されてＮＰＮバイポーラトランジ
スターＱ９のコレクターとエミッターの電位差が殆どな
くなるようになれば、出力ノードＯＵＴは更に低いロジ
ック状態を保持するようにしていた。
【０００５】故に、少ない消費電力でＮＰＮバイポーラ
トランジスターＱ９，Ｑ１０を通じて大きな電流が流れ
るようにして、駆動能力が優れている。
【０００６】そして、図２はバイポーラトランジスター
をバッファとして使用するＢｉＣＭＯＳロジック回路を
利用した第三状態ロジック回路を示しており、入力ノー
ド（データ　　イン）とインバーターＩ１を経たり直接
両ＮＯＲゲートＮ１，Ｎ２の一側に印加されるようにし
、第三状態制御信号が他側に印加される両ＮＯＲゲート
Ｎ１，Ｎ２の出力端では両ＮＰＮバイポーラトランジス
ターＱ１１，Ｑ１２のベースに連結し、印加電源ＶＤＤ
がコレクターに印加されるＮＰＮバイポーラトランジス
ターＱ１１のエミッターは出力ノード（データ　　アウ
ト）とコンデンサーＣ５に連結すると共に、エミッター
が接地されたＮＰＮバイポーラトランジスターＱ１２の
コレクターと連結した。
【０００７】
【発明が解決しようとする課題】しかし、上記のような
従来の第三状態ロジック回路によってはＮＰＮバイポー
ラトランジスターの駆動能力を充分に活用した点は印加
されるが、全体的な回路の構成が複雑であり、スイッチ
ングされる動作時間以外にも前端のＣＭＯＳを構成する
ロジック回路の状態によって両ＮＰＮバイポーラトラン
ジスターＱ１１，Ｑ１２のうち、一つは継続動作するた
め、電力消耗が多くなる問題点があった。
【０００８】
【課題を解決するための手段】よって、本発明は低消費
電力と高い駆動能力を有するＢｉＣＭＯＳ第三状態出力
回路を提供することをその目的とする。
【０００９】
【実施例】本発明を添付図面により詳細に記述すれば次
の通りである。
【００１０】図３は第三状態出力回路を示しており、第
三状態制御信号が入力されるとき、出力ノードが高い抵
抗状態になるようにしたのである。
【００１１】入力ノード（データ　　イン）はＰＭＯＳ
トランジスターＭ１及びＮＭＯＳトランジスタＭ２，Ｍ
３のゲートと連結し、第三状態制御信号はＰＭＯＳトラ
ンジスターＭ５及びＮＯＳトランジスターＭ６，Ｍ８，
Ｍ９のゲートに印加されるようにし、駆動電源ＶＤＤが
ドレインに供給されるＰＭＯＳトランジスターＭ５のソ
ースはＮＭＯＳトランジスターＭ６とＰＭＯＳトランジ
スターＭ１のドレインと連結し、ソースが接地されたＮ
ＭＯＳトランジスターＭ２のドレインと連結されたＰＭ
ＯＳトランジスターＭ１のソースはＮＰＮバイポーラト
ランジスターＱ１のベースと連結しながらソースが接地
された両ＮＭＯＳトランジスターＭ４，Ｍ８のゲートと
ドレインに連結し、コレクターは駆動電源ＶＤＤが供給
されるＮＰＮトランジスターＱ１のエミッターは出力ノ
ード（データ　　アウト）とコンデンサーＣ及びＮＰＮ
バイポーラトランジスターＱ２のコレクターと連結しな
がらＮＭＯＳトランジスターＭ３のドレインと連結し、
ＮＭＯＳトランジスターＭ３のソースとドレインが連結
されたＮＭＯＳトランジスターＭ７のソースはソースが
接地されたＮＭＯＳトランジスターＭ４，Ｍ９のドレイ
ン及びエミッターが接地されたＮＰＮバイポーラトラン
ジスターＱ２のベースと連結した。
【００１２】故に、第三状態制御信号が入力されない場
合、即ち、第三状態回路に利用しない場合はＰＭＯＳト
ランジスターＭ５は導電状態、ＮＭＯＳトランジスター
Ｍ６，Ｍ８，Ｍ９は不導電状態になり、ＰＭＯＳトラン
ジスターＭ５のドレイン−ソースを通じた駆動電源ＶＤ
Ｄが高いロジックでＮＭＯＳトランジスターＭ１のドレ
インに供給されながらＮＭＯＳトランジスターＭ７のゲ
ートに印加されて導電状態になるようにする。
【００１３】よって、入力ノード（データ　　イン）の
入力が高いロジック又は低いロジックに変化されるに従
って、出力ノード（データ　　アウト）から高いロジッ
ク又は低いロジックが出力されるＢｉＣＭＯＳインバー
ター回路として動作する。
【００１４】ここで、ＰＭＯＳトランジスターＭ５とＮ
ＭＯＳトランジスターＭ７の値を大きくすると、他のロ
ジックの特性に及ぼす影響を無視することができる。
【００１５】逆に、第三状態制御信号が高いロジックに
印加されるとＰＭＯＳトランジスターＭ６，Ｍ８，Ｍ９
は導電状態になり、これに従ってＮＭＯＳトランジスタ
ーＭ７も不導電状態になるため、両ＮＰＮバイポーラト
ランジスターＱ１，Ｑ２のベースに電源が供給されない
ようにしながら、ベースにあった電荷を両ＮＭＯＳトラ
ンジスターＭ８，Ｍ９を通じて放電させて、全て不導電
状態になるようにして、出力ノード（データ　　アウト
）が高い抵抗状態になるようにする。
【００１６】ここで、ＰＭＯＳトランジスターＭ５は本
発明の回路が第三状態の回路でない正常的なインバータ
ーに使用するときには、導電状態になりながら駆動電源
ＶＤＤの高いロジック状態をＮＭＯＳトランジスターＭ
１のドレインに供給しなければならない。
【００１７】しかし、ＮＭＯＳトランジスターに代替し
て使用すれば、閾電圧Ｖｔ程の電圧降下がＮＭＯＳトラ
ンジスターで生じながらＮＭＯＳトランジスターＭ１の
ドレインにＶＤＤ−Ｖｔの低いロジックが供給されるた
め使用することができない。
【００１８】更に、ＮＭＯＳトランジスターＭ７は正常
的なインバーターに使用するとき、導電状態になりなが
らＮＰＮバイポーラトランジスターＱ２のベースの低い
電位をそのままＮＭＯＳトランジスターＭ３に伝達しな
ければならないが、ＰＭＯＳトランジスターに使用すれ
ば、ＮＭＯＳトランジスターに比べて導電されるときの
抵抗が大きくなるため、使用することができない。
【００１９】図４は従来のＢｉＣＭＯＳインバーター回
路の別の実施例を示したもので、入力ノードＩＮにはＰ
ＭＯＳトランジスターＭ１１と両ＮＭＯＳトランジスタ
ーＭ１２，Ｍ１３のゲートを連結し、駆動電源ＶＤＤが
ドレインに供給されるＰＭＯＳトランジスターＭ１１の
ソースはＮＭＯＳトランジスターＭ１２のドレインとＮ
ＰＮバイポーラトランジスターＱ３のベースに連結して
、駆動電源ＶＤＤがコレクターに印加されるＮＰＮバイ
ポーラトランジスターＱ３のエミッターはＮＭＯＳトラ
ンジスターＭ１３のドレインとＮＰＮバイポーラトラン
ジスターＱ４のコレクターとコンデンサーＣ１及び出力
ノードＯＵＴと連結し、ＮＭＯＳトランジスターＭ１３
のソースは抵抗Ｒ１を通じて接地されるようにしながら
ＮＰＮトランジスターＱ４のベースと連結したのである
。
【００２０】この構成は、図１の一般的なＢｉＣＭＯＳ
インバーター回路のＮＭＯＳトランジスターＭ４４を抵
抗Ｒ１に代替したものであって動作は同一である。
【００２１】図５は図４のＢｉＣＭＯＳインバーター回
路を利用した第三状態出力回路を示したもので、入力ノ
ード（データ　　イン）ではＰＭＯＳトランジスターＭ
２１と両ＮＭＯＳトランジスターＭ２２，Ｍ２３のゲー
トと連結し、第三状態制御信号はＰＭＯＳトランジスタ
ーＭ２５とＮＭＯＳトランジスターＭ２６，Ｍ２８のゲ
ートと連結し、駆動電源ＶＤＤがドレインに供給される
ＰＭＯＳトランジスターＭ２５のソースではＰＭＯＳト
ランジスターＭ２１及びＮＭＯＳトランジスターＭ１６
のドレインと連結しながらＮＭＯＳトランジスターＭ２
７のゲートに連結し、ＰＭＯＳトランジスターＭ２１の
ソースではソースが接地されたＮＭＯＳトランジスター
Ｍ２２，Ｍ２８のドレインとＮＰＮバイポーラトランジ
スターＱ５のベースに連結し、コレクターに駆動電源Ｖ
ＤＤが印加されるＮＰＮバイポーラトランジスターＱ５
のエミッターではＮＭＯＳトランジスターＭ２３のドレ
インとＮＰＮバイポーラトランジスターＱ６のコレクタ
ーに連結しながらコンデンサーＣ２及び出力ノード（デ
ータ　　アウト）に連結し、ＮＭＯＳトランジスターＭ
２５のソースとドレインが連結されたＮＭＯＳトランジ
スターＭ２７のソースでは抵抗Ｒ２を通じて接地しなが
らエミッターが接地されたＮＰＮバイポーラトランジス
ターＱ６のベースと連結した。
【００２２】故に、第三状態制御信号が入力されなけれ
ば、即ち、第三状態出力回路に利用しない場合には、Ｐ
ＭＯＳトランジスターＭ２５は導電状態、ＮＭＯＳトラ
ンジスターＭ２６，Ｍ２８は不導電状態になり、これに
従って、ＮＭＯＳトランジスターＭ２７が導電状態にな
るようにして、入力ノード（データ　　イン）を通じて
高いロジックや低いロジックの入力が印加されるに従っ
て出力ノード（データアウト）で低いロジックや高いロ
ジックが出力されるＢｉＣＭＯＳインバーター回路に動
作する。
【００２３】逆に、第三状態制御信号が高いロジックに
印加されると、即ち、第三状態出力回路に利用する場合
には、ＰＭＯＳトランジスターＭ２５は不導電状態、Ｎ
ＭＯＳトランジスターＭ２６，Ｍ２８は導電状態になり
、これに従ってＮＭＯＳトランジスターＭ２７も不導電
状態になるため、両ＮＰＮバイポーラトランジスターＱ
５，Ｑ６のベースに駆動電源ＶＤＤが印加されないよう
にしながら、ベースにあった電荷が夫々ＮＭＯＳトラン
ジスターＭ２８と抵抗Ｒ２を通じて放電されるようにし
ながら、全て不導電状態になるようにして、出力ノード
（データ　　アウト）が高い抵抗状態になる。
【００２４】図６は本発明の又別の実施例による第三状
態出力回路を示したもので、入力ノード（データ　　イ
ン）はＰＭＯＳトランジスターＭ３１とＮＭＯＳトラン
ジスターＭ３２，Ｍ３３のゲートと連結し、駆動電源Ｖ
ＤＤがドレインに印加されるＰＭＯＳトランジスターＭ
３１のソースはＮＭＯＳトランジスターＭ３２のドレイ
ンとＮＭＯＳトランジスターＭ３４のゲート及びＰＭＯ
ＳトランジスターＭ３７のドレインに連結し、駆動電源
ＶＤＤがコレクターに印加されるＮＰＮバイポーラトラ
ンジスターＱ７のエミッターはＮＭＯＳトランジスター
Ｍ３３のドレインとＮＰＮバイポーラトランジスターＱ
８のコレクターに連結しながらコンデンサーＣ３及び出
力ノード（データ　　アウト）に連結し、第三状態制御
信号はＰＭＯＳトランジスターＭ３５とＮＭＯＳトラン
ジスターＭ３６，Ｍ３７，Ｍ３８，Ｍ４０のゲートに印
加されるようにし、ソースが接地されたＮＭＯＳトラン
ジスターＭ３８のドレインはＮＭＯＳトランジスターＭ
３７のソースとＮＰＮバイポーラトランジスターＱ７の
ベースに連結し、駆動電源ＶＤＤがドレインに印加され
るＰＭＯＳトランジスターＭ３５のソースはＮＭＯＳト
ランジスターＭ３６のドレインとＮＭＯＳトランジスタ
ーＭ３９のゲートに連結し、ＮＭＯＳトランジスターＭ
３３のソースと連結されたＮＭＯＳトランジスターＭ３
４のドレインはＮＭＯＳトランジスターＭ３９のドレイ
ンに連結し、ＮＭＯＳトランジスターＭ３９のソースは
ＮＰＮバイポーラトランジスターＱ８のベースとソース
が接地されたＮＭＯＳトランジスタＭ４０のドレインと
連結した。
【００２５】故に、第三状態出力回路に利用しない場合
、即ち、第三状態制御信号が低いロジックに印加される
と、ＰＭＯＳトランジスターＭ３５，Ｍ３７は導電状態
、ＮＭＯＳトランジスターＭ３６，Ｍ３８，Ｍ４０は不
導電状態になり、ＰＭＯＳトランジスターＭ３５の導電
に従ってＮＭＯＳトランジスターＭ３９が導電状態にな
る。
【００２６】よって、入力ノード（データ　　イン）に
高いロジックや低いロジックが印加されるに従って出力
ノード（データ　　アウト）に低いロジックや高いロジ
ックが出力されるＢｉＣＭＯＳインバーター回路に動作
する。
【００２７】そして、第三状態出力回路に利用するため
に、第三状態制御信号を高いロジックに印加すると、Ｐ
ＭＯＳトランジスターＭ３５，Ｍ３７は不導電状態、Ｎ
ＭＯＳトランジスターＭ３６，Ｍ３８，Ｍ４０は導電状
態になり、これに従ってＰＭＯＳトランジスターＭ３７
を通じて駆動電源ＶＤＤがＮＰＮバイポーラトランジス
ターＱ７のベースに印加されないながらもベースにあっ
た電荷はＮＭＯＳトランジスターＭ３８を通じて放電さ
れて不導電状態になり、ＰＭＯＳトランジスターＭ３５
の不導電状態に従ってＮＭＯＳトランジスターＭ３９も
不導電状態になって、ＮＰＮバイポーラトランジスター
Ｑ８のベースに電荷が印加されないようにしながら、ベ
ースにあった電荷はＮＭＯＳトランジスターＭ４８を通
じて放電されて不導電状態になるため、出力ノード（デ
ータ　　アウト）は高い抵抗状態を維持するようになる
。
【００２８】
【発明の効果】上述の如く、本発明の第三状態出力回路
は第三状態出力回路に利用しない場合には、第三状態制
御信号が低いロジックの状態に印加されるようにしなが
ら、ＢｉＣＭＯＳインバーター回路に利用し、第三状態
制御信号を高いロジックに印加して第三状態出力回路に
利用するときには、両ＮＰＮバイポーラトランジスター
を不導電状態になるようにしながら、出力ノード（デー
タ　　アウト）が高い抵抗状態になることにより、低消
費電力で高い駆動能力を有するものである。
【図面の簡単な説明】
【図１】従来のＢｉＣＭＯＳインバーター回路の回路図
である。
【図２】従来の論理回路を利用したＢｉＣＭＯＳ第三状
態出力回路の回路図である。
【図３】本発明の回路図である。
【図４】本発明のＢｉＣＭＯＳインバーター回路の回路
図である。
【図５】図４のインバーター回路を利用した本発明の別
の実施例の回路図である。
【図６】本発明の又別の実施例の回路図である。
【符号の説明】
Ｃ，Ｃ１，Ｃ２，Ｃ３　　コンデンサーＭ１，Ｍ５，Ｍ
１１，Ｍ２１，Ｍ２５，Ｍ３１，Ｍ３５，Ｍ３７　　Ｐ
ＭＯＳトランジスターＭ２，Ｍ３，Ｍ４，Ｍ６，Ｍ７，
Ｍ８，Ｍ９，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ２ ２，Ｍ２３，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ３２，Ｍ３３
，Ｍ３４，Ｍ３６，Ｍ３ ７，Ｍ３８，Ｍ３９，Ｍ４０，Ｍ４８　　ＮＭＯＳトラ
ンジスター Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８　　
ＮＰＮバイポーラトランジスター Ｒ１，Ｒ２　　抵抗 ＶＤＤ　　駆動電源 Ｖｔ　　閾電圧

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　ＢｉＣＭＯＳインバーター回路を利用
    した第三状態出力回路において、入力ノード（データ　
    　イン）はＰＭＯＳトランジスター（Ｍ１）及びＮＭＯ
    Ｓトランジスター（Ｍ２），（Ｍ３）のゲートと連結し
    、第三状態制御信号はＰＭＯＳトランジスター（Ｍ５）
    及びＮＭＯＳトランジスター（Ｍ６），（Ｍ８）のゲー
    トに印加されるようにし、駆動電源（ＶＤＤ）がドレイ
    ンに供給される上記ＰＭＯＳトランジスター（Ｍ５）の
    ソースは上記ＮＭＯＳトランジスター（Ｍ６）と上記Ｐ
    ＭＯＳトランジスター（Ｍ１）のドレインと連結し、ソ
    ースが接地された上記ＮＭＯＳトランジスター（Ｍ２）
    のドレインと連結された上記ＰＭＯＳトランジスター（
    Ｍ１）のソースはＮＰＮバイポーラトランジスター（Ｑ
    １）のベースと連結しながらソースが接地された上記Ｎ
    ＭＯＳトランジスター（Ｍ８）のゲートとドレインに連
    結し、コレクターに駆動電源（ＶＤＤ）が供給される上
    記ＮＰＮトランジスター（Ｑ１）のエミッターは出力ノ
    ード（データ　　アウト）とコンデンサー（Ｃ）及びＮ
    ＰＮバイポーラトランジスター（Ｑ２）のコレクターと
    連結しながら上記ＮＭＯＳトランジスター（Ｍ３）のド
    レインと連結し、上記ＮＭＯＳトランジスター（Ｍ３）
    のソースとドレインが連結されたＮＭＯＳトランジスタ
    ー（Ｍ７）のソースはエミッターが接地された上記ＮＰ
    Ｎバイポーラトランジスター（Ｑ２）のベースと連結し
    て構成されることを特徴とするＢｉＣＭＯＳの第三状態
    出力回路。
  2. 【請求項２】　　上記ＮＰＮバイポーラトランジスター
    （Ｑ２）のベースに連結された二つのＮＭＯＳトランジ
    スター（Ｍ４），（Ｍ９）を更に含んでいることを特徴
    とする請求項１記載のＢｉＣＭＯＳ第三状態出力回路。
  3. 【請求項３】　　上記ＮＰＮバイポーラトランジスター
    （Ｑ２）のベースに抵抗（Ｒ２）を付加して連結したこ
    とを特徴とする請求項１記載のＢｉＣＭＯＳ第三状態出
    力回路。
  4. 【請求項４】　　入力ノード（データ　　イン）はＰＭ
    ＯＳトランジスター（Ｍ３１）とＮＭＯＳトランジスタ
    ー（Ｍ３２），（Ｍ３３）のゲートと連結し、駆動電源
    （ＶＤＤ）がドレインに印加されるＰＭＯＳトランジス
    ター（Ｍ３１）のソースは上記ＮＭＯＳトランジスター
    （３２）のドレインとＮＭＯＳトランジスター（Ｍ３４
    ）のゲート及びＰＭＯＳトランジスター（Ｍ３７）のド
    レインに連結し、駆動電源（ＶＤＤ）がコレクターに印
    加されるＮＰＮバイポーラトランジスター（Ｑ７）のエ
    ミッターは上記ＮＭＯＳトランジスター（３３）のドレ
    インとＮＰＮバイポーラトランジスター（Ｑ８）のコレ
    クターに連結しながらコンデンサー（Ｃ３）及び出力ノ
    ード（データ　　アウト）に連結し、第三状態制御信号
    はＰＭＯＳトランジスター（Ｍ３５）とＮＭＯＳトラン
    ジスター（Ｍ３６），（Ｍ３７），（Ｍ３８），（Ｍ４
    ０）のゲートに印加されるようにし、ソースが接地され
    た上記ＮＭＯＳトランジスター（Ｍ３８）のドレインは
    、上記ＮＭＯＳトランジスター（Ｍ３７）のソースとＮ
    ＰＮバイポーラトランジスター（Ｑ７）のベースに連結
    し、駆動電源（ＶＤＤ）がドレインに印加される上記Ｐ
    ＭＯＳトランジスター（Ｑ３５）のソースは上記ＮＭＯ
    Ｓトランジスター（Ｍ３６）のドレインとＮＭＯＳトラ
    ンジスター（Ｍ３９）のゲートに連結し、上記ＮＭＯＳ
    トランジスター（Ｍ３３）のソースと連結された上記Ｎ
    ＭＯＳトランジスター（Ｍ３４）のドレインは上記ＮＭ
    ＯＳトランジスター（Ｍ３９）のドレインに連結し、上
    記ＮＭＯＳトランジスター（Ｍ３９）のソースは上記Ｎ
    ＰＮバイポーラトランジスター（Ｑ８）のベースとソー
    スが接地された上記ＮＭＯＳトランジスター（Ｍ４０）
    のドレインと連結しながら構成されることを特徴とする
    ＢｉＣＭＯＳの第三状態出力回路。
JP3094202A 1990-04-26 1991-04-24 ＢｉＣＭＯＳの第三状態出力回路 Pending JPH04229718A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR5888/1990 1990-04-26
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