JP2000004151A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2000004151A JP10170070A JP17007098A JP2000004151A JP 2000004151 A JP2000004151 A JP 2000004151A JP 10170070 A JP10170070 A JP 10170070A JP 17007098 A JP17007098 A JP 17007098A JP 2000004151 A JP2000004151 A JP 2000004151A
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Abstract

(57)【要約】 【目的】 スタンバイ時におけるリーク電流を低減する
とともに、アクティブ時における電流駆動能力を向上可
能な半導体集積回路を得る。 【構成】 仮想電源線ＶＶＤＤと仮想グランド線ＶＧＮ
Ｄ間に接続される論理回路１０、１１と、電源線ＶＤＤ
と仮想電源線ＶＶＤＤ間に接続されスタンバイ電力制御
信号ＳＰ、ＳＮによりそれぞれ制御されるスタンバイ電
力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電
力制御用ＮＭＯＳトランジスタＱ２と、スタンバイ電力
制御用ＰＭＯＳトランジスタＱ１が形成される第１導電
型基板ＢＰと電源線ＶＤＤとグランド線ＧＮＤとに接続
される第１の基板電位制御回路１２と、スタンバイ電力
制御用ＮＭＯＳトランジスタＱ２が形成される第２導電
型基板ＢＮと電源線ＶＤＤとグランド線ＧＮＤとに接続
される第２の基板電位制御回路１３とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特にＭＯＳトランジスタを含む半導体集積回路
においてアクティブ時には低電源電圧での動作が可能で
あり、かつ、スタンバイ時にはリーク電流に起因する消
費電力を少なくすることを実現する半導体集積回路に関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化あるいは高性能
化が進むにつれ、その消費電力をいかに低減するかが重
要な課題となってきている。特に、ＣＭＯＳ型ＬＳＩで
は、消費電力が電源電圧の２乗に正比例するため電源電
圧を下げることは低消費電力化に最も有効な方法である
といえる。しかし、電源電圧を下げるということはＭＯ
Ｓトランジスタの動作速度を低下させてしまう。これを
避けるために、アクティブ時のしきい値電圧を低下させ
る必要があるが、しきい値電圧の低下はスタンバイ時に
おけるＭＯＳトランジスタのリーク電流増加につなが
る。このような課題を解消するＬＳＩとして提案されて
いるのが、ＭＴＣＭＯＳ（Multithreshold -Voltage CM
OS）である。ＭＴＣＭＯＳについては、例えば、論文：
「1-V PowerSuply High-Speed Digital Circuit Techno
logy with Mulutithreshold-VoltageCMOS（IEEE JOURNA
L OF SOLID-STATE CIRCUIT. VOL. 30. NO. 8, AUGUST 1
995）」等に紹介されている。
【０００３】このようなＭＴＣＭＯＳは一般的に、仮想
電源線と仮想グランド線間に接続され、低しきい値電圧
を有するＭＯＳトランジスタからなる論理回路と、スタ
ンバイ時におけるＭＯＳトランジスタのリーク電流を低
減するために電源線と仮想電源線間およびグランド線と
仮想グランド線間に接続される高しきい値電圧を有する
スタンバイ電力制御用ＭＯＳトランジスタとから構成さ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たＭＴＣＭＯＳのように、スタンバイ時におけるリーク
電流を低減するために用いるスタンバイ電力制御用ＭＯ
Ｓトランジスタのしきい値電圧を十分に高く設定してい
ることから、アクティブ時において、仮想電源線ＶＶＤ
Ｄあるいは仮想グランド線ＶＧＮＤに対して十分な電流
供給が行われず、その結果、ＭＴＣＭＯＳは、高速な論
理動作を実現することができないという不都合が生じて
いた。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体集積回路は、第１の電源電位レベ
ルが供給される第１の電源線と、仮想電源線と、前記仮
想電源線に接続される論理回路と、前記第１の電源線と
前記仮想電源線間に設けられ、第１の制御信号が入力さ
れる制御電極を持つ電力制御用トランジスタと、第２の
電源電位レベルが供給される第２の電源線と、前記電力
制御用トランジスタが形成される基板、前記第１の電源
線および前記第２の電源線に接続される基板電位制御回
路とから構成したものである。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す回路図であり、
図２は、本発明の第１の実施形態の動作を説明する波形
図である。図１に示すＭＴＣＭＯＳは、仮想電源線ＶＶ
ＤＤと仮想グランド線ＶＧＮＤ間に接続される論理回路
１０、１１と、電源線ＶＤＤと仮想電源線ＶＶＤＤ間に
接続されスタンバイ電力制御信号ＳＰにより制御される
高しきい値電圧を有するスタンバイ電力制御用ＰＭＯＳ
トランジスタＱ１と、仮想グランド線ＶＧＮＤとグラン
ド線ＧＮＤ間に接続されスタンバイ電力制御信号ＳＰの
反転信号であるスタンバイ電力制御信号ＳＮにより制御
される高しきい値電圧を有するスタンバイ電力制御用Ｎ
ＭＯＳトランジスタＱ２とで構成されており、さらに、
スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成
される第１導電型基板ＢＰと電源線ＶＤＤとグランド線
ＧＮＤとに接続される第１の基板電位制御回路１２と、
スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成
される第２導電型基板ＢＮと電源線ＶＤＤとグランド線
ＧＮＤとに接続される第２の基板電位制御回路１３とを
備えたものである。
【０００７】論理回路１０はＰＭＯＳトランジスタＱ
３、Ｑ４、ＮＭＯＳトランジスタＱ５、Ｑ６からなる２
入力ＮＡＮＤ回路で構成され、論理回路１１はＰＭＯＳ
トランジスタＱ７、ＮＭＯＳトランジスタＱ８からなる
インバータ回路で構成されている。さらに、論理回路１
０、１１を構成するトランジスタＱ３〜Ｑ８は、スタン
バイ電力制御用ＭＯＳトランジスタＱ１、Ｑ２より低い
しきい値電圧を有するＭＯＳトランジスタである。この
結果、論理回路１０、１１は、アクティブ時には１Ｖ程
度の低い電源電圧での動作が可能となる。
【０００８】第１の基板電位制御回路１２は、第１導電
型基板ＢＰに接続されるソース電極と電源線ＶＤＤに共
通接続されるゲート電極およびドレイン電極を持つＮＭ
ＯＳトランジスタＱ９と、スタンバイ電力制御信号ＳＮ
が入力されるゲート電極と電源線ＶＤＤに接続されるソ
ース電極と第１導電型基板ＢＰに接続されるドレイン電
極を持つＰＭＯＳトランジスタＱ１０と、スタンバイ電
力制御信号ＳＮが入力されるゲート電極とグランド線Ｇ
ＮＤに接続されるソース電極と第１導電型基板ＢＰに接
続されるドレイン電極を持つＮＭＯＳトランジスタＱ１
１とから構成されている。第２の基板電位制御回路１３
は、第２導電型基板ＢＮに接続されるソース電極とグラ
ンド線ＧＮＤに共通接続されるゲート電極およびドレイ
ン電極を持つＰＭＯＳトランジスタＱ１２と、スタンバ
イ電力制御信号ＳＰが入力されるゲート電極と電源線Ｖ
ＤＤに接続されるソース電極と第２導電型基板ＢＮに接
続されるドレイン電極を持つＰＭＯＳトランジスタＱ１
３と、スタンバイ電力制御信号ＳＰが入力されるゲート
電極とグランド線ＧＮＤに接続されるソース電極と第２
導電型基板ＢＮに接続されるドレイン電極を持つＮＭＯ
ＳトランジスタＱ１４とから構成されている。ここで用
いられるＭＯＳトランジスタＱ９およびＱ１２は、ＭＯ
ＳトランジスタＱ１０、Ｑ１１、Ｑ１３、Ｑ１４より低
いしきい値電圧を有する。
【０００９】次に、第１の実施形態の動作について図２
を併用して説明する。まず、スタンバイ時には、スタン
バイ電力制御信号ＳＰがハイレベルに、その反転信号で
あるスタンバイ電力制御信号ＳＮがローレベルとなりス
タンバイ電力制御用ＰＭＯＳトランジスタＱ１、同ＮＭ
ＯＳトランジスタＱ２はともにオフするため論理回路１
０、１１にはＶＤＤレベルおよびＧＮＤレベルが供給さ
れない。このとき、スタンバイ電力制御信号ＳＮが入力
されるＰＭＯＳトランジスタＱ１０はオンし、ＮＭＯＳ
トランジスタＱ１１はオフする。また、スタンバイ電力
制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ１３
はオフし、ＮＭＯＳトランジスタＱ１４はオンする。こ
れにより、スタンバイ電力制御用ＰＭＯＳトランジスタ
Ｑ１が形成される第１導電型基板ＢＰにはＶＤＤレベル
が供給され、スタンバイ電力制御用ＮＭＯＳトランジス
タＱ２が形成される第２導電型基板ＢＮにはＧＮＤレベ
ルが供給される。この際のスタンバイ電力制御用ＰＭＯ
ＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯ
ＳトランジスタＱ２の基板電位はともに０〔Ｖ〕であ
る。
【００１０】また、アクティブ時には、スタンバイ電力
制御信号ＳＰがローレベルに、その反転信号であるスタ
ンバイ電力制御信号ＳＮがハイレベルとなりスタンバイ
電力制御用ＰＭＯＳトランジスタＱ１、同ＮＭＯＳトラ
ンジスタＱ２はともにオンし、論理回路１０、１１には
ＶＤＤレベルおよびグランドレベルが供給されるため、
論理回路１０、１１が動作する。このとき、スタンバイ
電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ
１０はオフし、ＮＭＯＳトランジスタＱ１１はオンす
る。また、スタンバイ電力制御信号ＳＰが入力されるＰ
ＭＯＳトランジスタＱ１３はオンし、ＮＭＯＳトランジ
スタＱ１４はオフする。これにより、スタンバイ電力制
御用ＰＭＯＳトランジスタＱ１が形成される第１導電型
基板ＢＰとスタンバイ電力制御用ＮＭＯＳトランジスタ
Ｑ２が形成される第２導電型基板ＢＮには、それぞれ、
ＮＭＯＳトランジスタＱ９とＮＭＯＳトランジスタＱ１
１のオン抵抗の比率で決まる電位ＶＢＰ、ＰＭＯＳトラ
ンジスタＱ１２とＰＭＯＳトランジスタＱ１３のオン抵
抗の比率で決まる電位ＶＢＮが供給される。この際のス
タンバイ電力制御用ＰＭＯＳトランジスタＱ１の基板電
位は−（ＶＤＤ−ＶＢＰ）〔Ｖ〕、スタンバイ電力制御
用ＮＭＯＳトランジスタＱ２の基板電位はＶＢＮ〔Ｖ〕
であるため、基板バイアス効果により、アクティブ時に
おけるスタンバイ電力制御用ＰＭＯＳトランジスタＱ１
およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２
のしきい値電圧はスタンバイ時よりも小さくなる。
【００１１】したがって、スタンバイ時には、高しきい
値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２により、ＭＯＳトランジスタのサブスレッショ
ルド電流からなるリーク電流を低減するとともに、アク
ティブ時には、スタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２の電流駆動能力を向上することできるため、論
理回路１０、１１は高速動作が可能となる。このこと
は、図２における論理回路１１を構成するインバータ回
路の出力波形ＯＵＴから確認することができる。 図２
では、本発明の第１の実施形態におけるインバータ回路
の出力波形は点線で示されており、実線で示される従来
のインバータ回路の出力波形より高速に反転動作が行わ
れいることが理解できる。
【００１２】また、スタンバイ電力制御用ＰＭＯＳトラ
ンジスタＱ１のソース電極と第１導電型基板ＢＰ間、第
２導電型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトラ
ンジスタＱ２のソース電極間は、ＰＮ接合の順バイアス
となる。一方で、その電圧（バイアス電圧）が物理定数
である接合電圧（約０．６〜０．９〔Ｖ〕）以下であれ
ば、ＰＮ接合に流れる電流は極めて小さい。そこで、ス
タンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース
電極と第１導電型基板ＢＰ間のＰＮ接合と第２導電型基
板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジスタＱ
２のソース電極間のＰＮ接合にかかる順バイアスが接合
電圧以下になるように設定することにより、これらのＰ
Ｎ接合を介した基板へのリーク電流は極めて小さく無視
することができる。さらに、スタンバイ時におけるＮＭ
ＯＳトランジスタＱ９およびＰＭＯＳトランジスタＱ１
２のリーク電流については、スタンバイ時にＮＭＯＳト
ランジスタＱ１１およびＰＭＯＳトランジスタＱ１３が
ともにオフとなるため、当該リーク電流を遮断すること
ができる。
【００１３】第２の実施形態 図３は、本発明の第２の実施形態を示す回路図であり、
図４は、本発明の第２の実施形態の動作を説明する波形
図である。なお、図１と同一の構成箇所には、同一符号
を付与しており、重複する説明は省略する。この第２の
実施形態は、基板電位制御回路の具体的構成およびその
動作において第１の実施形態と区別される。図３に示す
ように、基板電位制御回路３２は、電源線ＶＤＤとグラ
ンド線ＧＮＤ、そして、スタンバイ電力制御用ＰＭＯＳ
トランジスタＱ１が形成される第１導電型基板ＢＰとス
タンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成さ
れる第２導電型基板ＢＮに接続されている。
【００１４】さらに、基板電位制御回路３２は、スタン
バイ電力制御信号ＳＮが入力されるゲート電極と電源線
ＶＤＤに接続されるソース電極と第１導電型基板ＢＰに
接続されるドレイン電極を持つＰＭＯＳトランジスタＱ
３１と、スタンバイ電力制御信号ＳＮが入力されるゲー
ト電極と第２導電型基板ＢＮに接続されるソース電極と
第１導電型基板ＢＰに接続されるドレイン電極を持つＮ
ＭＯＳトランジスタＱ３２と、スタンバイ電力制御信号
ＳＰが入力されるゲート電極とグランド線ＧＮＤに接続
されるソース電極と第２導電型基板ＢＮに接続されるド
レイン電極を持つＮＭＯＳトランジスタＱ３３とから構
成されている。基板電位制御回路３２を構成しているＭ
ＯＳトランジスタＱ３１〜Ｑ３３は、同じしきい値電圧
を有する。
【００１５】次に、第２の実施形態の動作について図４
を併用して説明する。まず、スタンバイ時には、スタン
バイ電力制御信号ＳＰがハイレベルに、その反転信号で
あるスタンバイ電力制御信号ＳＮがローレベルとなる。
したがって、スタンバイ電力制御信号ＳＮが入力される
ＰＭＯＳトランジスタＱ３１はオンし、ＮＭＯＳトラン
ジスタＱ３２はオフする。また、スタンバイ電力制御信
号ＳＰが入力されるＮＭＯＳトランジスタＱ３３はオン
する。これにより、スタンバイ電力制御用ＰＭＯＳトラ
ンジスタＱ１が形成される第１導電型基板ＢＰにはＶＤ
Ｄレベルの電位が供給され、スタンバイ電力制御用ＮＭ
ＯＳトランジスタＱ２が形成される第２導電型基板ＢＮ
にはＧＮＤレベルの電位が供給される。この際のスタン
バイ電力制御用ＰＭＯＳトランジスタＱ１およびスタン
バイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位は
ともに０〔Ｖ〕である。
【００１６】また、アクティブ時には、スタンバイ電力
制御信号ＳＰがローレベルに、その反転信号であるスタ
ンバイ電力制御信号ＳＮがハイレベルとなるため、ＰＭ
ＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ
３３がオフし、ＮＭＯＳトランジスタＱ３２がオンす
る。これにより、スタンバイ電力制御用ＰＭＯＳトラン
ジスタＱ１が形成される第１導電型基板ＢＰとスタンバ
イ電力制御用ＮＭＯＳトランジスタＱ２が形成される第
２導電型基板ＢＮには、約ＶＤＤ／２にあたるイコライ
ズ電位ＶＥが供給される。この際のスタンバイ電力制御
用ＰＭＯＳトランジスタＱ１の基板電位は−（ＶＤＤ−
ＶＥ）〔Ｖ〕、スタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２の基板電位はＶＥ〔Ｖ〕であるため、基板バイ
アス効果により、アクティブ時におけるスタンバイ電力
制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力
制御用ＮＭＯＳトランジスタＱ２のしきい値電圧はスタ
ンバイ時よりも小さくなる。
【００１７】したがって、スタンバイ時には、高しきい
値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２により、ＭＯＳトランジスタのサブスレッショ
ルド電流からなるリーク電流を低減するとともに、アク
ティブ時には、スタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２の電流駆動能力を向上することできるため、論
理回路１０、１１は高速動作が可能となる。このこと
は、図４における論理回路１１を構成するインバータ回
路の出力波形ＯＵＴから確認することができる。 図４
では、本発明の第２の実施形態におけるインバータ回路
の出力波形は点線で示されており、実線で示される従来
のインバータ回路の出力波形より高速に反転動作が行わ
れいることが理解できる。
【００１８】また、イコライズ電位ＶＥについては、ス
タンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース
電極と第１導電型基板ＢＰ間のＰＮ接合および第２導電
型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジス
タＱ２のソース電極間のＰＮ接合にかかる順バイアスを
先に第１の実施形態で説明した接合電圧以下になるよう
に設定することにより、こられのＰＮ接合を介した基板
へのリーク電流は極めて小さく無視することができる。
【００１９】第２の実施形態では、第１の実施形態と同
様、論理動作の高速化が実現できる。加えて、第１の実
施形態においては６個であった基板電位制御回路を構成
するＭＯＳトランジスタの数を１／２の３個に削減する
ことができるので、回路面積の削減にもつながる。さら
に、本実施形態は、第１の実施形態における第１、第２
の基板電位制御回路５２、５３のようなレシオ回路を持
たないためＤＣパスは形成されず、ＤＣ電流の消費も行
われないので、消費電力の削減につながる。
【００２０】第３の実施形態 図５は、本発明の第３の実施形態を示す回路図であり、
図６は、本発明の第３の実施形態の動作を説明する波形
図である。なお、図１および図３と同一の構成箇所に
は、同一符号を付与しており、重複する説明は省略す
る。この第３の実施形態は、第１、第２の基板電位制御
回路の具体的構成およびその動作において第１、第２の
実施形態と区別される。図５に示すように、第１の基板
電位制御回路５２は、スタンバイ電力制御用ＰＭＯＳト
ランジスタＱ１が形成される第１導電型基板ＢＰと電源
線ＶＤＤと第３の電源線ＶＤＤ３とに接続され、第２の
基板電位制御回路５３は、スタンバイ電力制御用ＮＭＯ
ＳトランジスタＱ２が形成される第２導電型基板ＢＮと
電源線ＶＤＤと第４の電源線ＶＤＤ４とに接続されてい
る。
【００２１】第１の基板電位制御回路５２は、スタンバ
イ電力制御信号ＳＰが入力されるゲート電極と第１導電
型基板ＢＰに接続されるソース電極と第３の電源線ＶＤ
Ｄ３に接続されるドレイン電極を持つＰＭＯＳトランジ
スタＱ５１と、スタンバイ電力制御信号ＳＮが入力され
るゲート電極と電源線ＶＤＤに接続されるソース電極と
第１導電型基板ＢＰに接続されるドレイン電極を持つＰ
ＭＯＳトランジスタＱ５２と、スタンバイ電力制御信号
ＳＮが入力されるゲート電極と第３の電源線ＶＤＤ３に
接続されるソース電極と第１導電型基板ＢＰに接続され
るドレイン電極を持つＮＭＯＳトランジスタＱ５３とか
ら構成されている。第２の基板電位制御回路５３は、ス
タンバイ電力制御信号ＳＮが入力されるゲート電極と第
２導電型基板ＢＮに接続されるソース電極と第４の電源
線ＶＤＤ４に接続されるドレイン電極を持つＮＭＯＳト
ランジスタＱ５４と、スタンバイ電力制御信号ＳＰが入
力されるゲート電極と第４の電源線ＶＤＤ４に接続され
るソース電極と第２導電型基板ＢＮに接続されるドレイ
ン電極を持つＰＭＯＳトランジスタＱ５５と、スタンバ
イ電力制御信号ＳＰが入力されるゲート電極とグランド
線ＧＮＤに接続されるソース電極と第２導電型基板ＢＮ
に接続されるドレイン電極を持つＮＭＯＳトランジスタ
Ｑ５６とから構成されている。第１、第２の基板電位制
御回路５２、５３を構成するＭＯＳトランジスタＱ５１
〜Ｑ５６は、同じしきい値電圧を有する。
【００２２】次に、第３の実施形態の動作について図６
を併用して説明する。まず、スタンバイ時には、スタン
バイ電力制御信号ＳＰがハイレベルに、その反転信号で
あるスタンバイ電力制御信号ＳＮがローレベルとなる。
したがって、スタンバイ電力制御信号ＳＮが入力される
ＰＭＯＳトランジスタＱ５２はオンし、ＮＭＯＳトラン
ジスタＱ５３、Ｑ５４はオフする。また、スタンバイ電
力制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ５
１、Ｑ５５はオフし、ＮＭＯＳトランジスタＱ５６はオ
ンする。これにより、スタンバイ電力制御用ＰＭＯＳト
ランジスタＱ１が形成される第１導電型基板ＢＰにはＶ
ＤＤレベルの電位が供給され、スタンバイ電力制御用Ｎ
ＭＯＳトランジスタＱ２が形成される第２導電型基板Ｂ
ＮにはＧＮＤレベルの電位が供給される。この際のスタ
ンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタ
ンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位
はともに０〔Ｖ〕である。
【００２３】また、アクティブ時には、スタンバイ電力
制御信号ＳＰがローレベルに、その反転信号であるスタ
ンバイ電力制御信号ＳＮがハイレベルとなる。したがっ
て、スタンバイ電力制御信号ＳＰが入力されるＰＭＯＳ
トランジスタＱ５１、Ｑ５５はオンし、ＮＭＯＳトラン
ジスタＱ５６はオフする。また、スタンバイ電力制御信
号ＳＮが入力されるＰＭＯＳトランジスタＱ５２はオフ
し、ＮＭＯＳトランジスタＱ５３、Ｑ５４はオンする。
これにより、スタンバイ電力制御用ＰＭＯＳトランジス
タＱ１が形成される第１導電型基板ＢＰとスタンバイ電
力制御用ＮＭＯＳトランジスタＱ２が形成される第２導
電型基板ＢＮには、それぞれ、ＶＤＤ３レベルの電位、
ＶＤＤ４レベルの電位が供給される。この際のスタンバ
イ電力制御用ＰＭＯＳトランジスタＱ１の基板電位は−
（ＶＤＤ−ＶＤＤ３）〔Ｖ〕、スタンバイ電力制御用Ｎ
ＭＯＳトランジスタＱ２の基板電位はＶＤＤ４〔Ｖ〕で
あるため、基板バイアス効果により、アクティブ時にお
けるスタンバイ電力制御用ＰＭＯＳトランジスタＱ１お
よびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の
しきい値電圧はスタンバイ時よりも小さくなる。
【００２４】したがって、スタンバイ時には、高しきい
値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２により、ＭＯＳトランジスタのサブスレッショ
ルド電流からなるリーク電流を低減するとともに、アク
ティブ時には、スタンバイ電力制御用ＰＭＯＳトランジ
スタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジ
スタＱ２の電流駆動能力を向上することできるため、論
理回路１０、１１は高速動作が可能となる。このこと
は、図６における論理回路１１を構成するインバータ回
路の出力波形ＯＵＴから確認することができる。 図６
では、本発明の第３の実施形態におけるインバータ回路
の出力波形は点線で示されており、実線で示される従来
のインバータ回路の出力波形より高速に反転動作が行わ
れいることが理解できる。
【００２５】また、ＶＤＤ３レベルの電位およびＶＤＤ
４レベルの電位については、スタンバイ電力制御用ＰＭ
ＯＳトランジスタＱ１のソース電極と第１導電型基板Ｂ
Ｐ間のＰＮ接合および第２導電型基板ＢＮとスタンバイ
電力制御用ＮＭＯＳトランジスタＱ２のソース電極間の
ＰＮ接合にかかる順バイアスを先に第１の実施形態で説
明した接合電圧以下になるように設定することにより、
こられのＰＮ接合を介した基板へのリーク電流は極めて
小さく無視することができる。
【００２６】第３の実施形態では、第１の実施形態と同
様、論理動作の高速化が実現できる。加えて、第１の実
施形態においては、第１、第２導電型基板に供給される
電位が各ＭＯＳトランジスタの製造ばらつきにより変動
するのに対して、第３の実施形態では、トランジスタの
製造ばらつきの影響を受けることなく安定した電位を供
給することを可能とする。これは、第３の実施形態の場
合、第１、第２導電型基板には外部電源に接続される第
３の電源線ＶＤＤ３および第４の電源線ＶＤＤ４から電
位が供給されるためである。この結果、論理回路１０、
１１の遅延時間のばらつきも低減することができる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、スタンバイ電力制御信号によって制御される基板
電位制御回路を設けたことにより、スタンバイ時には、
ＭＯＳトランジスタのサブスレッショルド電流からなる
リーク電流を低減するとともに、アクティブ時には、ス
タンバイ電力制御用ＭＯＳトランジスタの駆動能力を向
上することにより論理回路の高速動作を実現することが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態の動作を示す波形図で
ある。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】本発明の第２の実施形態の動作を示す波形図で
ある。
【図５】本発明の第３の実施形態を示す回路図である。
【図６】本発明の第３の実施形態の動作を示す波形図で
ある。
【符号の説明】 ＶＤＤ 電源線 ＧＮＤ グランド線 ＶＶＤＤ 仮想電源線 ＶＧＮＤ 仮想グランド線 Ｑ１、Ｑ２ スタンバイ電力制御
用ＭＯＳトランジスタ ＳＰ，ＳＮ スタンバイ電力制御
信号 ＢＰ 第１導電型基板 ＢＮ 第２導電型基板 １０、１１ 論理回路 １２、１３、３２、５２、５３ 基板電位制御回路

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源電位レベルが供給される第１
    の電源線と、 仮想電源線と、 前記仮想電源線に接続される論理回路と、 前記第１の電源線と前記仮想電源線間に設けられ、第１
    の制御信号が入力される制御電極を持つ電力制御用トラ
    ンジスタと、 第２の電源電位レベルが供給される第２の電源線と、 前記電力制御用トランジスタが形成される基板、前記第
    １の電源線および前記第２の電源線に接続される基板電
    位制御回路とから構成されることを特徴とする半導体集
    積回路。
  2. 【請求項２】 前記基板電位制御回路は、 前記第１の電源線に共通接続される制御電極および第１
    の電極と、前記基板に接続される第２の電極を持つ第１
    のトランジスタと、 第２の制御信号が入力される制御電極と、前記第１の電
    源線に接続される第１の電極および前記基板に接続され
    る第２の電極を持つ第２のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記第２
    の電源線に接続される第１の電極および前記基板に接続
    される第２の電極を持つ第３のトランジスタとから構成
    されることを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】 前記第１のトランジスタは、前記第２、
    第３のトランジスタより低いしきい値電圧を有すること
    を特徴とする請求項２記載の半導体集積回路。
  4. 【請求項４】 前記第２の制御信号は前記第１の制御信
    号の反転信号であることを特徴とする請求項２記載の半
    導体集積回路。
  5. 【請求項５】 第１の電源電位レベルが供給される第１
    の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 前記第１の電源線と前記第１の仮想電源線間に設けら
    れ、第１の制御信号が入力される制御電極を持つ第１の
    電力制御用トランジスタと、 前記第２の電源線と前記第２の仮想電源線間に設けら
    れ、第２の制御信号が入力される制御ゲートを持つ第２
    の電力制御用トランジスタと、 前記第１の電力制御用トランジスタが形成される第１導
    電型基板、前記第１の電源線および前記第２の電源線に
    接続される第１の基板電位制御回路と、 前記第２の電力制御用トランジスタが形成される第２導
    電型基板、前記第１の電源線および前記第２の電源線に
    接続される第２の基板電位制御回路とから構成されるこ
    とを特徴とする半導体集積回路。
  6. 【請求項６】 前記第２の制御信号は前記第１の制御信
    号の反転信号であることを特徴とする請求項５記載の半
    導体集積回路。
  7. 【請求項７】 前記第１の基板電位制御回路は、 前記第１の電源線に共通接続される制御電極および第１
    の電極と、前記第１導電型基板に接続される第２の電極
    を持つ第１のトランジスタと、 第２の制御信号が入力される制御電極と、前記第１の電
    源線に接続される第１の電極および前記第１導電型基板
    に接続される第２の電極を持つ第２のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記第２
    の電源線に接続される第１の電極および前記第１導電型
    基板に接続される第２の電極を持つ第３のトランジスタ
    とから構成され、 前記第２の基板電位制御回路は、 前記第２の電源線に共通接続される制御電極および第１
    の電極と、前記第２導電型基板に接続される第２の電極
    を持つ第４のトランジスタと、 前記第１の制御信号が入力される制御電極と、前記第１
    の電源線に接続される第１の電極および前記第２導電型
    基板に接続される第２の電極を持つ第５のトランジスタ
    と、 前記第１の制御信号が入力される制御電極と、前記第２
    の電源線に接続される第１の電極および前記第２導電型
    基板に接続される第２の電極を持つ第６のトランジスタ
    とから構成されることを特徴とする請求項６記載の半導
    体集積回路。
  8. 【請求項８】 前記第１、第４のトランジスタは、前記
    第２、第３、第５および第６のトランジスタより低いし
    きい値電圧を有することを特徴とする請求項７記載の半
    導体集積回路。
  9. 【請求項９】 前記第２の制御信号は前記第１の制御信
    号の反転信号であることを特徴とする請求項７記載の半
    導体集積回路。
  10. 【請求項１０】 第１の電源電位レベルが供給される第
    １の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 前記第１の電源線と前記第１の仮想電源線間に設けら
    れ、第１の制御信号が入力される制御電極を持つ第１の
    電力制御用トランジスタと、 前記第２の電源線と前記第２の仮想電源線間に設けら
    れ、第２の制御信号が入力される制御ゲートを持つ第２
    の電力制御用トランジスタと、 前記第２の制御信号が入力される制御電極と、前記第１
    の電源線に接続される第１の電極および前記第１の電力
    制御用トランジスタが形成される第１導電型基板に接続
    される第２の電極を持つ第１のトランジスタと、 前記第１の制御信号が入力される制御電極と、前記第２
    の電源線に接続される第１の電極および前記第２の電力
    制御用トランジスタが形成される第２導電型基板に接続
    される第２の電極を持つ第２のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記第１
    のトランジスタの第２の電極に接続される第１の電極お
    よび前記第のトランジスタの第２の電極に接続される第
    ２の電極を持つ第３のトランジスタとから構成されるこ
    とを特徴とする半導体集積回路。
  11. 【請求項１１】 前記第１、第２および第３のトランジ
    スタは、同一のしきい値電圧を有することを特徴とする
    請求項１０記載の半導体集積回路。
  12. 【請求項１２】 前記第２の制御信号は前記第１の制御
    信号の反転信号であることを特徴とする請求項１０記載
    の半導体集積回路。
  13. 【請求項１３】 第１の電源電位レベルが供給される第
    １の電源線と、 仮想電源線と、 前記仮想電源線に接続される論理回路と、 前記第１の電源線と前記仮想電源線間に設けられ、第１
    の制御信号が入力される制御電極を持つ電力制御用トラ
    ンジスタと、 第２の電源電位レベルが供給される第２の電源線と、 第１の制御信号が入力される制御電極と、前記電力制御
    用トランジスタが形成される基板に接続される第１の電
    極および前記第２の電源線に接続される第２の電極を持
    つ第１のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記第１
    の電源線に接続される第１の電極および前記基板に接続
    される第２の電極を持つ第２のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記基板
    に接続される第１の電極および前記第２の電源線に接続
    される第２の電極を持つ第３のトランジスタとから構成
    されることを特徴とする半導体集積回路。
  14. 【請求項１４】 前記第１、第２および第３のトランジ
    スタは、同一のしきい値電圧を有することを特徴とする
    請求項１３記載の半導体集積回路。
  15. 【請求項１５】 前記第２の制御信号は前記第１の制御
    信号の反転信号であることを特徴とする請求項１３記載
    の半導体集積回路。
  16. 【請求項１６】 第１の電源電位レベルが供給される第
    １の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 前記第１の電源線と前記第１の仮想電源線間に設けら
    れ、第１の制御信号が入力される制御電極を持つ第１の
    電力制御用トランジスタと、 前記第２の電源線と前記第２の仮想電源線間に設けら
    れ、第２の制御信号が入力される制御ゲートを持つ第２
    の電力制御用トランジスタと、 第３の電源電位レベルが供給される第３の電源線と、 第４の電源電位レベルが供給される第４の電源線と、 第１の制御信号が入力される制御電極と、前記第１の電
    力制御用トランジスタが形成される第１導電型基板に接
    続される第１の電極および前記第３の電源線に接続され
    る第２の電極を持つ第１のトランジスタと、 前記第２の制御信号が入力される制御電極と、前記第１
    の電源線に接続される第１の電極および前記第１導電型
    基板に接続される第２の電極を持つ第２のトランジスタ
    と、 前記第２の制御信号が入力される制御電極と、前記第１
    導電型基板に接続される第１の電極および前記第３の電
    源線に接続される第２の電極を持つ第３のトランジスタ
    と、 第２の制御信号が入力される制御電極と、前記第１の電
    力制御用トランジスタが形成される第１導電型基板に接
    続される第１の電極および前記第４の電源線に接続され
    る第２の電極を持つ第４のトランジスタと、 前記第１の制御信号が入力される制御電極と、前記第４
    の電源線に接続される第１の電極および前記第２導電型
    基板に接続される第２の電極を持つ第５のトランジスタ
    と、 前記第１の制御信号が入力される制御電極と、前記第２
    導電型基板に接続される第１の電極および前記第２の電
    源線に接続される第２の電極を持つ第６のトランジスタ
    とから構成されることを特徴とする半導体集積回路。
  17. 【請求項１７】 前記第１、第２、第３、第４、第５お
    よび第６のトランジスタは、同一のしきい値電圧を有す
    ることを特徴とする請求項１６記載の半導体集積回路。
  18. 【請求項１８】 前記第２の制御信号は前記第１の制御
    信号の反転信号であることを特徴とする請求項１６記載
    の半導体集積回路。
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