KR101008987B1 - 전원 제어 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전원 제어 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리드 동작 구간 및 라이트 동작 구간에서 전원전압을 출력하는 전원 제어 회로와, 상기 전원전압을 공급받아 동작하는 내부회로를 포함하는 반도체 메모리 장치를 제공한다.
Figure R1020080121187
반도체, 메모리, 뱅크, 프리차지, 전원전압

Description

전원 제어 회로 및 이를 이용한 반도체 메모리 장치{POWER CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING IT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 전원 제어 회로를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로 디램은 딥파워다운모드(Deep Power Down Mode) 또는 파워다운모드(Power Down Mode)로 진입하면 내부회로로 공급되는 전원전압을 차단하여 불필요한 전류 소모를 줄이고 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 블럭도이다.
도 1을 참고하면, 반도체 메모리 장치는 제어신호 생성부(1) 및 PMOS트랜지스터(P1)를 포함하여 구성된다.
제어신호 생성부(1)는 딥파워다운모드신호(DPD) 및 파워다운모드신호(PWD)를 입력받아 제어신호(CON)를 생성하며, PMOS트랜지스터(P1)는 제어신호(CON)에 응답하여 전원전압(VDD)의 공급 여부를 결정한다. 여기서, 딥파워다운모드신호(DPD) 와 파워다운모드신호(PWD)는 하이 액티브 신호이다. 따라서, 디램이 딥파워다운모드 또는 파워다운모드로 진입하는 경우 제어신호(CON)는 하이레벨로 인에이블되어 PMOS트랜지스터(P1)는 턴-오프되고, 전원전압(VDD)은 차단된다.
이와 같이, 종래 기술에 의한 반도체 메모리 장치는 딥파워다운모드 또는 파워다운모드로 진입하는 경우 내부회로(2)로 공급되는 전원전압을 차단하여 전류 소모를 줄이고 있다. 그러나, 딥파워다운모드와 파워다운모드 외의 상태에서는 전원전압(VDD)이 계속 공급되므로, 불필요한 전류 소모가 발생할 수 있다. 특히, 메인 메모리나 그래픽 메모리에 비해 상당히 적은 전류 소모가 요구되는 모바일 디램의 경우 딥파워다운모드와 파워다운모드 외에 디램의 모든 뱅크들이 액티브 되지 않은 상태(IDLE상태)에서도 전류 소모를 줄이는 것이 필요하다.
따라서, 본 발명은 딥파워다운모드와 파워다운모드 외에 리드 또는 라이트 명령을 수행한 후 디램의 모든 뱅크가 프리차지 상태(IDLE상태)가 되는 경우에도 내부회로로 공급되는 전원을 차단함으로써, 전류 소모를 줄일 수 있는 전원 제어 회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 리드 동작 구간 및 라이트 동작 구간에서 전원전압을 출력하는 전원 제어 회로와, 상기 전원전압을 공급받아 동작하는 내부회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 전원 제어 회로는 라이트 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 라이트 오프 신호를 생성하는 라이트 오프 신호 생성부와, 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 리드 오프 신호를 생성하는 리드 오프 신호 생성부와, 상기 라이트 오프 신호 및 리드 오프 신호를 입력받아 스위칭신호를 생성하는 스위칭신호 생성부와, 상기 스위칭신호에 응답하여 전원전압의 출력을 제어하는 스위칭부를 포함한다.
본 발명에서, 상기 라이트 오프 신호는 올 뱅크 프리차지 신호 및 리드-라이트 상태신호에 응답하여 레벨이 결정되는 것이 바람직하다.
본 발명에서, 상기 리드-라이트 상태신호는 라이트 동작 또는 리드 동작 상태에 따라 서로 다른 레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 리드 오프 신호 생성부는 상기 리드 동작 종료 후 소정 구간 인에이블되는 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부와, 상기 리드 동작 종료 후 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부와, 상기 제1 구동제어신호 및 제2 구동제어신호를 입력받아 노드를 구동하는 구동부와, 상기 노드의 신호를 래치하여 상기 리드 오프 신호를 생성하는 래치부를 포함한다.
본 발명에서, 상기 리드 오프 신호는 상기 제1 구동제어신호 및 제2 구동제어신호가 모두 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제1 구동제어신호 생성부는 리드종료신호를 입력받아 클럭신호에 동기하여 소정 구간 지연시켜 리드종료 지연신호를 출력하는 플립플롭과, 상기 리드종료 지연신호를 반전 버퍼링하여 출력하는 인버터와, 상기 인버터의 출력신호를 기설정된 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부와, 상기 인버터의 출력신호 및 반전지연부의 출력신호를 입력받아 논리곱 연산하여 상기 제1 구동제어신호를 생성하는 논리연산부를 포함한다.
본 발명에서, 상기 제1 구동제어신호는 상기 리드종료 지연신호가 디스에이블되는 구간으로부터 상기 반전지연부의 지연구간만큼 인에이블 구간을 갖는 것이 바람직하다.
본 발명에서, 상기 리드종료신호는 리드 명령이 입력되고, 카스 레이턴시(CL)와 버스트 랭스(BL)만큼 인에이블 구간이 유지되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호는 딥파워다운모드 또는 파워다운모드 진입시 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호 생성부는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호 및 파워다운모드신호를 입력받아 논리 연산하는 파워다운모드 판단부와, 상기 파워다운모드 판단부의 출력신호와 딥파워다운모드신호를 논리 연산하여 상기 스위칭신호를 생성하는 딥파워다운모드 판단부를 포함한다.
본 발명에서, 상기 스위칭부는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 전원전압의 출력을 차단하는 것이 바람직하다.
또한, 본 발명은 라이트 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 라이트 오프 신호를 생성하는 라이트 오프 신호 생성부와, 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 리드 오프 신호를 생성하는 리드 오프 신호 생성부와, 상기 라이트 오프 신호 및 리드 오프 신호를 입력받아 스위칭신호를 생성하는 스위칭신호 생성부와, 상기 스위칭신호에 응답하여 전원전압의 공급을 제어하는 스위칭부를 포함하는 전원 제어 회로를 제공한다.
본 발명에서, 상기 라이트 오프 신호는 올 뱅크 프리차지 신호 및 리드-라이트 상태신호에 응답하여 레벨이 결정되는 것이 바람직하다.
본 발명에서, 상기 리드-라이트 상태신호는 라이트 동작 또는 리드 동작 상태에 따라 서로 다른 레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 리드 오프 신호 생성부는 상기 리드 동작 종료 후 소정 구간 인에이블되는 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부와, 상기 리드 동작 종료 후 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부와, 상기 제1 구동제어신호 및 제2 구동제어신호를 입력받아 노드를 구동하는 구동부와, 상기 노드의 신호를 래치하여 상기 리드 오프 신호를 생성하는 래치부를 포함한다.
본 발명에서, 상기 리드 오프 신호는 상기 제1 구동제어신호 및 제2 구동제어신호가 모두 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제1 구동제어신호 생성부는 리드종료신호를 입력받아 클럭신호에 동기하여 소정 구간 지연시켜 리드종료 지연신호를 출력하는 플립플롭과, 상기 리드종료 지연신호를 반전 버퍼링하여 출력하는 인버터와, 상기 인버터의 출력신호를 기설정된 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부와, 상기 인버터의 출력신호 및 반전지연부의 출력신호를 입력받아 논리곱 연산하여 상기 제1 구동제어신호를 생성하는 논리연산부를 포함한다.
본 발명에서, 상기 제1 구동제어신호는 상기 리드종료 지연신호가 디스에이블되는 구간으로부터 상기 반전지연부의 지연구간만큼 인에이블 구간을 갖는 것이 바람직하다.
본 발명에서, 상기 리드종료신호는 리드 명령이 입력되고, 카스 레이턴시(CL)와 버스트 랭스(BL)만큼 인에이블 구간이 유지되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호는 상기 리드 오프 신호 또는 라이트 오프 신 호가 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호는 딥파워다운모드 또는 파워다운모드 진입시 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위칭신호 생성부는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호 및 파워다운모드신호를 입력받아 논리 연산하는 파워다운모드 판단부와, 상기 파워다운모드 판단부의 출력신호와 딥파워다운모드신호를 논리 연산하여 상기 스위칭신호를 생성하는 딥파워다운모드 판단부를 포함한다.
본 발명에서, 상기 스위칭부는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 전원전압의 출력을 차단하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2를 참고하면, 본 실시예에 따른 반도체 메모리 장치는 전원 제어 회로(3) 및 내부회로(4)를 포함한다.
전원 제어 회로(3)는 지연신호 생성부(31), 라이트 오프 신호 생성부(32), 리드 오프 신호 생성부(33), 스위칭신호 생성부(34) 및 스위칭부(35)를 포함한다.
지연신호 생성부(31)는 도 3에 도시된 바와 같이, 올 뱅크 프리차지 신호(APR)를 클럭신호(ICLK)에 동기하여 소정 구간 지연시켜 출력하는 제1 D플립플롭(311)과, 제1 D플립플롭(311)의 출력신호를 클럭신호(ICLK)에 동기하여 소정 구간 지연시켜 올 뱅크 프리차지 지연신호(APRD)를 출력하는 제2 D플립플롭(312)을 포함한다. 여기서, 올 뱅크 프리차지 신호(APR)는 모드 레지스터에서 생성되는 신호로, 디램에 포함되는 모든 뱅크 중 어느 하나라도 액티브 상태가 되면 로우레벨로 디스에이블되고, 모든 뱅크가 프리차지 상태가 되면 하이레벨로 인에이블된다.
라이트 오프 신호 생성부(32)의 일 실시예는 도4a에 도시된 바와 같이, 올 뱅크 프리차지 지연신호(APRD)와 리드-라이트 상태신호(RWL)를 입력받아 부정논리곱 연산하는 낸드게이트(ND30)와, 낸드게이트(ND30)의 출력신호를 반전시켜 라이트 오프 신호(WT_OFF)를 생성하는 인버터(IV30)를 포함한다. 여기서, 리드-라이트 상태신호(RWL)는 라이트 명령이 입력되면 하이레벨로 천이하고, 리드 명령이 입력되면 로우레벨로 천이하는 레벨 신호이다.
한편, 라이트 오프 신호 생성부(32)의 또 다른 실시예는 도4b에 도시된 바와 같이, 올 뱅크 프리차지 지연신호(APRD)를 반전시켜 출력하는 인버터(IV31)와, 리드-라이트 상태신호(RWL)를 반전시켜 출력하는 인버터(IV32)와, 인버터(IV31) 및 인버터(IV32)의 출력신호를 입력받아 부정논리합 연산하여 라이트 오프 신호(WT_OFF)를 생성하는 노아게이트(NR30)를 포함한다.
이와 같이, 라이트 오프 신호 생성부(32)는 올 뱅크 프리차지 지연신호(APRD) 및 리드-라이트 상태신호(RWL)를 입력받아 라이트 오프 신호(WT_OFF)를 생성한다. 여기서, 라이트 오프 신호(WT_OFF)는 라이트 명령이 입력되어 리드-라이트 상태신호(RWL)가 하이레벨이 된 상태에서 모든 뱅크가 프리차지 상태가 되어 올 뱅크 프리차지 지연신호(APRD)가 하이레벨로 천이하는 경우 하이레벨로 인에이블된다.
리드 오프 신호 생성부(33)는 도5에 도시된 바와 같이, 제1 구동제어신호 생성부(331), 제2 구동제어신호 생성부(332), 구동부(333) 및 래치부(334)를 포함한다.
제1 구동제어신호 생성부(331)는 리드종료신호(RDE)를 입력받아 클럭신호(ICLK)에 동기하여 소정 구간 지연시켜 리드종료 지연신호(RDED)를 출력하는 D플립플롭(335)과, 리드종료 지연신호(RDED)를 반전 버퍼링하여 출력하는 인버터(IV33)와, 리드종료 지연신호(RDED)의 반전신호를 입력받아 기설정된 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부(336)와, 리드종료 지연신호(RDED)의 반전신호 및 반전지연부(336)의 출력신호를 입력받아 논리곱 연산하여 제1 구동제어신호(CON1)를 생성하는 논리연산부(337)를 포함한다. 여기서, 리드종료신호(RDE)는 모드 레지스터에서 출력되는 신호로, 디폴트 상태는 로우레벨이며, 리드 명령이 입력되면 하이레벨로 천이하되 카스 레이턴시(CAS Latency)와 버스트 랭스(Burst Length)만큼 하이 상태를 유지한 후 다시 로우레벨로 천이하는 신호이다. 즉, 리드종료신호(RDE)는 리드 동작 종료 후 로우레벨로 디스에이블된다. 따라서, 제1 구동제어신호(CON1)는 리드종료 지연신호(RDED)의 폴링에지 구간으로부터 반전지연부(336)의 지연구간만큼 하이 인에이블 구간을 갖는 펄스로 출력된다.
제2 구동제어신호 생성부(332)는 올 뱅크 프리차지 지연신호(APRD) 및 리드-라이트 상태신호(RWL)를 입력받아 제2 구동제어신호(CON2)를 생성하며, 리드-라이트 상태신호(RWL)의 반전신호 및 올 뱅크 프리차지 지연신호(APRD)를 부정논리곱 연산하는 낸드게이트(ND32)와, 낸드게이트(ND32)의 출력신호를 반전시켜 제2 구동제어신호(CON2)를 생성하는 인버터(IV37)를 포함한다. 여기서, 제2 구동제어신호(CON2)는 리드 명령이 입력되어 리드-라이트 상태신호(RWL)가 로우레벨로 천이된 상태에서 모든 뱅크가 프리차지 상태가 되어 올 뱅크 프리차지 지연신호(APRD)가 하이레벨이 되는 경우 하이레벨로 인에이블된다.
구동부(333)는 제1 구동제어신호(CON1) 및 제2 구동제어신호(CON2)에 응답하여 노드(nd2)를 풀다운 구동하는 NMOS트랜지스터(N30,N31)와, 제2 구동제어신호(CON2)에 응답하여 노드(nd2)를 풀업 구동하는 PMOS트랜지스터(P30)를 포함한다.
래치부(334)는 노드(nd2)의 신호를 래치하여 리드 오프 신호(RD_OFF)를 생성한다. 래치부(334)는 파워 온(power-on)시 파워업구간에서 턴-온되는 NMOS트랜지스터(N32)에 의해 리드 오프 신호(RD_OFF)를 로우레벨로 초기화하여 래치한다.
이와 같이 구성된 리드 오프 신호 생성부(33)는 제1 구동제어신호(CON1) 및 제2 구동제어신호(CON2)가 모두 하이레벨로 인에이블되는 경우 하이레벨로 인에이블되는 리드 오프 신호(RD_OFF)를 생성한다. 즉, 리드 오프 신호(RD_OFF)는 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 하이레벨로 인에이블된다.
한편, 스위칭신호 생성부(34)는 리드 오프 신호(RD_OFF)와 라이트 오프 신 호(WT_OFF)를 입력받아 스위칭부(35)를 제어하기 위한 스위칭신호(SW)를 생성하며, 도6에 도시된 바와 같이, 제어신호 생성부(341), 파워다운모드 판단부(342) 및 딥파워다운모드 판단부(343)를 포함하여 구성된다.
제어신호 생성부(341)는 리드 오프 신호(RD_OFF) 및 라이트 오프 신호(WT_OFF)를 논리합 연산하여 제어신호(CS)를 생성한다. 제어신호(CS)는 라이트 오프 신호(WT_OFF) 및 리드 오프 신호(RD_OFF) 중 어느 하나가 하이레벨로 인에이블되는 경우 하이레벨로 인에이블된다.
파워다운모드 판단부(342)는 제어신호(CS) 및 파워다운모드신호(PWD)를 부정논리합 연산하는 노아게이트(NR32)를 포함한다. 또한, 딥파워다운모드 판단부(343)는 딥파워다운모드신호(DPD)의 반전신호 및 파워다운모드 판단부(342)의 출력신호를 입력받아 부정논리곱 연산하여 스위칭신호(SW)를 생성하는 낸드게이트(ND32)를 포함한다.
즉, 스위칭신호 생성부(34)는 라이트 동작 또는 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우뿐만 아니라, 파워다운모드 또는 딥파워다운모드 진입시에도 스위칭신호(SW)는 하이레벨로 인에이블된다.
스위칭부(35)는 도7에 도시된 바와 같이, 스위칭신호(SW)에 응답하여 전원전압(VDD)의 출력을 제어하는 PMOS트랜지스터(P31)를 포함한다. 즉, 스위칭부(35)는 라이트 동작 또는 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우뿐만 아니라, 파워다운모드 또는 딥파워다운모드 진입시 전원전압(VDD)의 출력을 차단한다.
이와 같이 구성된 전원 제어 회로의 동작을 도2 내지 도8을 참조하여 라이트 동작시와 리드 동작시를 구분하여 설명하면 다음과 같다.
우선, 라이트 명령 또는 리드 명령이 입력되기 전 반도체 메모리 장치의 모든 뱅크는 프리차지 상태로, 올 뱅크 프리차지 신호(APR)는 하이레벨 상태이다. 이때, 리드-라이트 상태신호(RWL)는 이전에 수행 종료된 동작에 따른 레벨을 유지한다.
좀 더 구체적으로, 리드-라이트 상태신호(RWL)가 하이레벨인 경우 라이트 오프 신호 생성부(32)는 하이레벨의 올 뱅크 프리차지 신호(APR)와 하이레벨의 리드-라이트 상태신호(RWL)를 논리곱 연산하여 하이레벨로 인에이블되는 라이트 오프 신호(WT_OFF)를 생성하므로, 스위칭신호 생성부(34)는 리드 오프 신호(RD_OFF)의 레벨에 상관없이 하이레벨의 라이트 오프 신호(WT_OFF)에 응답하여 하이레벨로 인에이블되는 스위칭신호(SW)를 생성한다. 한편, 리드-라이트 상태신호(RWL)가 로우레벨인 경우에는 이전 동작이 리드 동작이었음을 가리킨다. 따라서, 제1 구동제어신호 생성부(331)는 리드 동작이 종료될 때, 즉, 리드종료신호(RDE)가 하이레벨에서 로우레벨로 천이하는 구간으로부터 반전지연부(336)의 지연구간만큼 하이 인에이블되는 제1 구동제어신호(CON1)를 생성한다. 또한, 제2 구동제어신호 생성부(332)는 하이레벨의 올 뱅크 프리차지 신호(APR)와 로우레벨의 리드-라이트 상태신호(RWL)를 입력받아 하이레벨의 제2 구동제어신호(CON2)를 생성하므로, 구동부(333)의 노드(nd2)는 로우레벨이 되어 리드 오프 신호(RD_OFF)는 하이레벨로 인에이블된다. 스위칭신호 생성부(34)는 라이트 오프 신호(WT_OFF)의 레벨에 상관없이 하이레벨의 리드 오프 신호(RD_OFF)에 응답하여 하이레벨의 스위칭신호(SW)를 생성하므로, 스위칭부(35)는 스위칭신호(SW)에 응답하여 전원전압(VDD)의 출력을 차단한다.
즉, 리드 명령 또는 라이트 명령이 입력되기 전 리드-라이트 상태신호(RWL)의 레벨에 상관없이 스위칭신호(SW)는 하이레벨로 출력되고, 스위칭부(35)는 이러한 스위칭신호(SW)에 응답하여 전원전압(VDD)의 출력을 차단한다.
다음, 라이트 동작시 전원 제어 회로(3)의 동작을 살펴보면 다음과 같다.
라이트 명령이 입력되면 라이트 동작을 수행하는 뱅크는 액티브 상태가 되어올 뱅크 프리차지 신호(APR)는 로우레벨로 디스에이블되고, 리드-라이트 상태신호(RWL)는 하이레벨이 된다. 이에 따라, 라이트 오프 신호 생성부(32)는 로우레벨로 디스에이블되는 라이트 오프 신호(WT_OFF)를 생성한다. 한편, 리드 오프 신호 생성부(33)의 제1 구동제어신호 생성부(331)는 로우레벨 디폴트 상태를 유지하는 리드종료신호(RDE)를 입력받아 로우레벨의 제1 구동제어신호(CON1)를 생성하고, 제2 구동제어신호 생성부(332)는 로우레벨의 올 뱅크 프리차지 지연신호(APRD)와 하이레벨의 리드-라이트 상태신호(RWL)를 입력받아 로우레벨의 제2 구동제어신호(CON2)를 생성하므로, PMOS트랜지스터(P30)가 턴-온되어 구동부(333)의 노드(nd2)는 풀업 구동되어 리드 오프 신호(RD_OFF)는 로우레벨로 디스에이블된다. 따라서, 스위칭신호 생성부(34)는 로우레벨의 라이트 오프 신호(WT_OFF) 및 리드 오프 신호(RD_OFF)를 입력받아 로우레벨의 스위칭신호(SW)를 생성하며, 스위칭부(35)는 턴-온되어 전원전압(VDD)을 내부회로(4)로 공급한다. 이때, 파워다운모드신호(PWD)와 딥파워다운모드신호(DPD)는 로우레벨 상태이다.
이후, 라이트 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 올 뱅크 프리차지 신호(APR)는 하이레벨로 천이하고, 라이트 오프 신호 생성부(32)는 하이레벨의 올 뱅크 프리차지 지연신호(APRD)와 하이레벨의 리드-라이트 상태신호(RWL)를 입력받아 하이레벨로 인에이블되는 라이트 오프 신호(WT_OFF)를 생성한다. 이에 따라, 스위칭신호 생성부(34)는 턴-온되어 전원전압(VDD)을 내부회로(4)로 공급한다. 즉, 라이트 명령이 입력되면 전원 제어 회로(3)는 라이트 동작 구간에서 내부회로(4)로 전원전압(VDD)을 공급하되, 라이트 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 다시 전원전압(VDD)의 출력을 차단한다.
다음, 리드 동작시 전원 제어 회로(3)의 동작을 살펴보면 다음과 같다.
리드 명령이 입력되면 리드 동작을 수행하는 뱅크는 액티브 상태가 되므로, 올 뱅크 프리차지 신호(APR)는 로우레벨이 되고, 리드-라이트 상태신호(RWL)는 로우레벨이 된다. 라이트 오프 신호 생성부(32)는 올 뱅크 프리차지 신호(APR)의 레벨에 상관없이 리드 동작시 로우레벨로 천이하는 리드-라이트 상태신호(RWL)에 응답하여 로우레벨로 디스에이블되는 라이트 오프 신호(WT_OFF)를 생성한다. 한편, 리드 오프 신호 생성부(33)의 제1 구동제어신호 생성부(331)는 리드 명령이 입력되고, 카스 레이턴시(CL)와 버스트 랭스(BL)만큼 하이 인에이블 구간을 갖는 리드종료신호(RDE)를 입력받아 리드종료신호(RDE)가 로우레벨로 디스에이블되는 구간으로부터 반전지연부(336)의 지연구간만큼 하이 인에이블 구간을 갖는 제1 구동제어신호(CON1)를 생성한다. 또한, 제2 구동제어신호 생성부(332)는 리드 동작 수행 중에는 로우레벨의 올 뱅크 프리차지 지연신호(APRD)와 로우레벨의 리드-라이트 상태신 호(RWL)를 입력받아 로우레벨의 제2 구동제어신호(CON2)를 생성하므로, 구동부(333)의 노드(nd2)는 풀업 구동되어 리드 오프 신호(RD_OFF)는 로우레벨로 디스에이블된다. 따라서, 스위칭신호(SW)는 로우레벨의 라이트 오프 신호(WT_OFF) 및 리드 오프 신호(RD_OFF)에 의해 로우레벨로 디스에이블되므로, 스위칭부(35)는 턴-온되어 전원전압(VDD)을 내부회로(4)로 출력한다.
이후, 리드 동작이 종료되면, 리드종료신호(RDE)가 로우레벨로 디스에이블되는 구간으로부터 반전지연부(336)의 지연구간만큼 하이 인에이블 구간을 갖는 제1 구동제어신호(CON1)에 응답하여 NMOS트랜지스터(N30)가 턴-온된다. 또한, 모든 뱅크가 프리차지 상태가 되어 하이레벨로 천이하는 올 뱅크 프리차지 신호(APR)와 로우레벨의 리드-라이트 상태신호(RWL)에 의해 하이레벨로 인에이블되는 제2 구동제어신호(CON2)에 응답하여 NMOS트랜지스터(N31)가 턴-온된다. 따라서, 노드(nd2)는 풀다운 구동되므로, 리드 오프 신호(RD_OFF)는 하이레벨로 인에이블된다. 스위칭신호 생성부(34)는 하이레벨의 리드 오프 신호(RD_OFF)에 응답하여 하이레벨의 스위칭신호(SW)를 생성함에 따라스위칭부(35)는 스위칭신호(SW)에 응답하여 전원전압(VDD)의 출력을 차단한다. 즉, 전원 제어 회로(3)는 리드 동작 구간에서 전원전압(VDD)을 내부회로(4)로 공급하지만, 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 다시 전원전압(VDD)의 출력을 차단한다.
이상을 정리하면, 본 발명에 따른 전원 제어 회로(3)는 리드 동작 구간 및 라이트 동작 구간에서 전원전압(VDD)이 내부회로(4)로 공급되도록 제어하며, 리드 동작 및 리드 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되면 다시 전원전 압(VDD)의 출력을 차단함으로써, 불필요한 전류 소모를 줄이고 있다.
도1은 종래 기술에 의한 반도체 메모리 장치의 블럭도이다.
도2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도3은 도 2의 지연신호 생성부의 회로도이다.
도4a는 도 2의 라이트 오프 신호 생성부의 일 실시예이다.
도4b는 도 2의 라이트 오프 신호 생성부의 또 다른 실시예이다.
도5는 도 2의 리드 오프 신호 생성부의 회로도이다.
도6은 도 2의 스위칭신호 생성부의 회로도이다.
도7은 도 2의 스위칭부의 회로도이다.
도8은 본 발명에 따른 전원 제어 회로의 동작 타이밍도이다.

Claims (25)

  1. 리드 동작 종료 후 기설정된 구간동안 인에이블되는 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부;
    상기 리드 동작 종료 후 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부;
    상기 제1 구동제어신호 및 제2 구동제어신호를 입력받아 노드를 구동하는 구동부;
    상기 노드의 신호를 래치하여 리드 오프 신호를 생성하는 래치부;
    라이트 오프 신호 및 상기 리드 오프 신호를 입력받아 스위칭신호를 생성하는 스위칭신호 생성부;
    상기 스위칭신호에 응답하여 전원전압의 출력을 제어하는 스위칭부; 및
    상기 스위칭부로부터 전원전압을 공급받아 동작하는 내부회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    라이트 동작이 종료되고, 모든 뱅크가 프리차지 상태가 되는 경우 인에이블되는 상기 라이트 오프 신호를 생성하는 라이트 오프 신호 생성부를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 라이트 오프 신호는 올 뱅크 프리차지 신호 및 리드-라이트 상태신호에 응답하여 레벨이 결정되는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 리드-라이트 상태신호는 라이트 동작 또는 리드 동작 상태에 따라 서로 다른 레벨로 설정되는 반도체 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서, 상기 리드 오프 신호는 상기 제1 구동제어신호 및 제2 구동제어신호가 모두 인에이블되는 경우 인에이블되는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제1 구동제어신호 생성부는
    클럭신호에 동기하여 리드종료신호를 지연시켜 리드종료 지연신호를 출력하는 플립플롭;
    상기 리드종료 지연신호를 반전 버퍼링하여 출력하는 인버터;
    상기 인버터의 출력신호를 기설정된 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부; 및
    상기 인버터의 출력신호 및 반전지연부의 출력신호를 입력받아 논리곱 연산하여 상기 제1 구동제어신호를 생성하는 논리연산부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 구동제어신호는 상기 리드종료 지연신호가 디스에이블되는 구간으로부터 상기 반전지연부의 지연구간만큼 인에이블 구간을 갖는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 리드종료신호는 리드 명령이 입력되고, 카스 레이턴시(CL)와 버스트 랭스(BL)만큼 인에이블 구간이 유지되는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 스위칭신호는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 인에이블되는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 스위칭신호는 딥파워다운모드 또는 파워다운모드 진입시 인에이블되는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 스위칭신호 생성부는
    상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호 생성부;
    상기 제어신호 및 파워다운모드신호를 입력받아 논리 연산하는 파워다운모드 판단부; 및
    상기 파워다운모드 판단부의 출력신호와 딥파워다운모드신호를 논리 연산하여 상기 스위칭신호를 생성하는 딥파워다운모드 판단부를 포함하는 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 스위칭부는 상기 리드 오프 신호 또는 라이트 오프 신호가 인에이블되는 경우 전원전압의 출력을 차단하는 반도체 메모리 장치.
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