KR101259075B1 - 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치 - Google Patents

워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치 Download PDF

Info

Publication number
KR101259075B1
KR101259075B1 KR1020070108887A KR20070108887A KR101259075B1 KR 101259075 B1 KR101259075 B1 KR 101259075B1 KR 1020070108887 A KR1020070108887 A KR 1020070108887A KR 20070108887 A KR20070108887 A KR 20070108887A KR 101259075 B1 KR101259075 B1 KR 101259075B1
Authority
KR
South Korea
Prior art keywords
word line
voltage
boosted
operation mode
internal power
Prior art date
Application number
KR1020070108887A
Other languages
English (en)
Other versions
KR20090043177A (ko
Inventor
손지윤
이희춘
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070108887A priority Critical patent/KR101259075B1/ko
Priority to US12/260,206 priority patent/US7800961B2/en
Publication of KR20090043177A publication Critical patent/KR20090043177A/ko
Application granted granted Critical
Publication of KR101259075B1 publication Critical patent/KR101259075B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Abstract

본 발명은 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치를 공개한다. 본 발명의 워드 라인 드라이버는 내부 전원 전압을 인가받아 전하를 펌핑하여 승압 전압을 생성하는 승압 전압 생성부, 내부 전원 전압을 인가받아 명령어 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하고 명령어 동작 모드에서는 승압 노드에 내부 전원 전압을 공급한 후에 승압 전압 제어 신호를 활성화하는 워드 라인 서브 구동부, 정상 동작 모드에서는 승압 전압 제어 신호에 응답하여 승압 전압을 승압 노드로 공급하여 워드 라인을 승압 전압 레벨로 인에이블하고, 명령어 동작 모드에서는 승압 노드를 내부 전원 전압 레벨에서 승압 전압 레벨로 변화시켜 워드 라인을 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 레벨로 인에이블시키는 워드 라인 메인 구동부를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우, 셀프 리프레쉬 동작시에 워드 라인 드라이버의 승압 전압 효율을 극대화하여 소모되는 내부 전원 전류를 감소시켜 반도체 메모리 장치의 성능을 개선할 수 있다.

Description

워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치{Word line driver and Semiconductor memory device comprising the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 전원 전압을 승압 전압 레벨로 승압시키는 승압 전압 발생기 자체의 효율 한계성으로 인한 소모 전류를 감소시킬 수 있는 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 내 메모리 셀은 보통 NMOS 트랜지스터를 구비하는데, 트랜지스터의 특성상 누설 전류 성분이 존재함으로 인해 반도체 메모리 장치에서는 일반적으로 메모리 셀에 저장된 데이터가 누설 전류로 인해 지워지기 전에 주기적으로 데이터를 복구하는 동작을 반복해야만 한다.
이와 같은 동작을 통상 리프레쉬 동작이라 하고, 그 중에서 반도체 메모리 장치 내부적으로 어드레스를 구분하여 선택할 수 있는 메모리 셀을 리프레쉬 동작시에 내부 어드레스를 순차적으로 증가해가며 데이터를 복구하는 동작을 특히 셀프 리프레쉬(self-refresh) 동작이라고 한다.
셀프 리프레쉬 동작시에 어드레스가 순차적으로 증가하게 되면, 메모리 셀 내 NMOS 트랜지스터의 게이트단과 접속되어 있는 워드 라인이 인에이블되어 해당 메모리 셀의 데이터를 복구하여 준다.
이 때, NMOS 트랜지스터의 게이트 전압이 소오스 전압보다 문턱 전압(Vt) 이상 높아야만 턴 온이 되는데 반도체 메모리 장치에 인가되는 최대 전압 레벨은 외부 전원 전압(VDD)이므로 전달되는 전압 레벨은 외부 전원 전압(VDD) - 문턱 전압(Vt) 값을 갖게 되어 문턱 전압 강하가 발생한다.
따라서, 워드 라인의 전압 레벨은 NMOS 트랜지스터의 문턱 전압 강하 현상을 상쇄하기 위하여 내부 전원전압 (VINT, 예를 들어 1.5V)을 승압시켜 생성한 승압 전압(Vpp, 예를 들어 3.0V)을 사용하게 된다.
이와 같은 승압 전압(VPP)은 트랜지스터의 문턱 전압 손실을 보충할 수 있어 DRAM 회로에 널리 이용되는데, 메모리 셀 트랜지스터는 칩을 구성하는 트랜지스터 중 최소 치수를 갖게 되어 다른 트랜지스터보다 문턱 전압이 높기 때문에 특히 워드 라인 드라이버 회로에서는 승압 전압(VPP)의 진폭이 외부 전원 전압(VDD) + 문턱 전압(Vt) 이상이어야 한다.
그런데, 내부 전원 전압(VINT)을 승압 전압(VPP) 레벨로 승압시키는 승압 전압 발생기에서는 통상 전하 펌핑 과정을 거치는 과정에서 승압 전압 발생기 자체의 효율 한계성으로 인하여 소모되는 전류 성분이 일정량 존재하게 된다.
도1 은 일반적인 반도체 메모리 장치의 워드 라인이 인에이블되는 동작를 설 명하기 위한 일부 블록도로서, 승압 전압 생성부(10), 명령어 디코더(15), 로우 디코더(20), 로우 어드레스 프리 디코딩부(30), 워드 라인 제어부(40) 및 워드 라인 드라이버(50)로 구성된다.
도 1을 참조하여 각 블록들의 기능을 설명하면 다음과 같다.
승압 전압 생성부(10)는 내부 전원 전압(VINT)을 인가받아 소정의 목표 전압 레벨에 도달할 때까지 전하를 펌핑하여 승압 전압(VPP)을 생성한다.
명령어 디코더(15)는 외부로부터 명령어(CMD)를 인가받아 디코딩하여 내부 명령어 신호(Pself)를 발생한다.
로우 디코더(20)는 소정 비트의 로우 어드레스 신호들(RA[i:0])에 응답하여 해당 워드 라인들을 활성화하는 워드라인 인에이블 바 신호(NWEiB)를 발생한다.
로우 어드레스 프리 디코딩부(30)는 상기 소정 비트 외의 다른 비트의 로우 어드레스 신호들(RA[2:1])에 응답하여 반도체 메모리 장치의 활성화 여부에 따라 선택적으로 인에이블되는 복수개의 디코딩 로우 어드레스 신호(DRAij)를 발생시킨다.
워드 라인 제어부(40)는 디코딩 로우 어드레스 신호(DRAij)를 인가받아 워드 라인(WL)의 인에이블 또는 디스에이블을 제어하는 워드 라인 인에이블 제어 신호(PXi, PXiB)를 발생한다.
워드 라인 드라이버(50)는 승압 전압 생성부(10)로부터 승압 전압(VPP)을 공급받아 워드라인 인에이블 바 신호(NWEiB)와 워드 라인 인에이블 제어 신호(PXi, PXiB)에 응답하여 워드 라인(WL)을 인에이블시킨다.
다음으로, 도 2는 도 1에 나타낸 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 드라이버의 회로도로서, 승압 전압 생성부(10), 2개의 PMOS 트랜지스터들(P1, P2)과 2개의 NMOS 트랜지스터들(N1, N2), 인버터(IN1), OR 게이트(OR), NAND 게이트(NAND)를 구비한다.
제1 PMOS 트랜지스터(P1)는 소오스 단자에 승압 전압 생성부(10)에서 생성된 승압 전압(VPP)을 인가받아 게이트 단자에 인가되는 반전된 워드 라인 인에이블 제1 제어 신호(PXi)에 응답하여 승압 노드(NO1)에 전달하고, 제2 PMOS 트랜지스터(P2)는 소오스 단자에 제1 PMOS 트랜지스터(P1)로부터 승압 전압(VPP)을 전달받아 게이트 단자에 인가되는 워드라인 인에이블 바 신호(NWEiB)에 응답하여 인에이블 노드(NO2)에 연결되는 해당 워드 라인(WL)을 승압 전압(VPP) 레벨로 인에이블시킨다.
제1 NMOS 트랜지스터(N1)는 소오스 단자에 접지 전압을 인가받아 게이트 단자에 인가되는 워드라인 인에이블 바 신호(NWEiB)에 응답하여 인에이블 노드(NO2)에 전달하고, 제2 NMOS 트랜지스터(N2)는 소오스 단자에 접지 전압을 인가받아 게이트 단자에 인가되는 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 인에이블 노드(NO2)에 연결되는 해당 워드 라인(WL)을 접지 전압 레벨로 디스에이블시킨다.
다음으로, 도 3은 도 2에 나타낸 종래 기술에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 타이밍도로서, 외부 명령어(CMD), 워드 라인 인에이블 제1 제어 신호(PXi), 내부 명령어 신호(Pself), 승압 노드 전압 신호(PXiD), 워드라인 인에이블 바 신호(NWEiB), 워드 라인 인에이블 제2 제어 신호(PXiB), 워드 라인 신호(WL)로 구성된다.
외부 명령어(CMD)는 외부로부터 내부 어드레스를 순차적으로 증가해가며 메모리 셀에 저장된 데이터를 주기적으로 복구하기 위한 셀프 리프레쉬 명령(Self Refresh)을 로드한다.
여기에서 외부 명령어(CMD)는 이해의 편의를 위하여 셀프 리프레쉬 명령(Self Refresh)으로만 도시하였으나, 반도체 메모리 장치의 데이터 리드, 데이터 라이트, 액티브 동작 등을 수행하는 정상 동작 외에 다른 명령어 동작을 수행하는 명령어일 수도 있다.
워드 라인 인에이블 제1 제어 신호(PXi)는 초기에 로우 레벨을 유지하다가 로우 어드레스 프리 디코딩부(30)에서 해당 워드 라인(WL)을 활성화시키게 되면 시점(T1, T4)에서 하이 레벨로 천이되고, 다른 워드 라인을 활성화시키게 되면 시점(T2, T6)에서 로우 레벨로 다시 천이된다.
내부 명령어 신호(Pself)는 초기에 로우 레벨을 유지하다가 외부 명령어(CMD)에 셀프 리프레쉬 명령(Self Refresh)이 로드되는 시점(T3)에서 하이 레벨로 천이된다.
승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 워드 라인 인에이블 제1 제어 신호(PXi)가 시점(T1, T4)에서 하이 레벨, 시점(T2, T6)에서 로우 레벨로 천이되면 각각 승압 전압(VPP) 레벨 및 접지 전압 레벨(VSS)로 천이된다.
워드라인 인에이블 바 신호(NWEiB)는 초기에 하이 레벨을 유지하여 해당 워드 라인(WL)을 디스에이블시킨 후에 로우 디코더(20)에서 해당 워드 라인(WL)을 활성화시키게 되면 시점(T1, T4)에서 로우 레벨로 천이되어 해당 워드 라인(WL)을 인에이블시킨다.
워드 라인 인에이블 제2 제어 신호(PXiB)는 초기에 하이 레벨을 유지하여 해당 워드 라인(WL)을 접지 전압으로 디스에이블시킨 후에 로우 어드레스 프리 디코딩부(30)에서 해당 워드 라인(WL)을 활성화시키게 되면 시점(T1, T4)에서 로우 레벨로 천이되고, 다른 워드 라인을 활성화시키게 되면 시점(T2, T6)에서 하이 레벨로 다시 천이되어 해당 워드 라인(WL)을 접지 전압으로 디스에이블시킨다.
워드 라인 신호(WL)는 초기에 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 접지 전압 레벨(VSS)을 유지하다가 로우 디코더(20)에서 해당 워드 라인(WL)이 활성화되어 시점(T1, T4)에서 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 천이되면 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되어 시점(T2, T6)에서 워드라인 인에이블 바 신호(NWEiB)가 하이 레벨로 천이되면 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 다시 접지 전압 레벨(VSS)로 강압된다.
도 1 내지 3을 참조하여 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 드라이버(50)의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
초기에 해당 워드 라인(WL)이 활성화되기 전에는 해당 워드라인 인에이블 바 신호(NWEiB)가 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB)가 각각 로우 레벨 및 하이 레벨로 비활성화된다.
이에 따라, 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)는 NAND 게이트(NAND)를 통과하여 하이 레벨로 반전되어 제1 PMOS 트랜지스터(P1)의 게이트 단자에 인가됨으로써 제1 PMOS 트랜지스터(P1)는 턴 오프되어 승압 전압(VPP) 공급이 차단되고, 제2 NMOS 트랜지스터(N2)가 턴 온되어 접지 전압이 인에이블 노드(NO2)에 전달되어 해당 워드 라인(WL)이 접지 전압 레벨(VSS)을 유지하게 된다.
먼저, 정상 동작 모드에서 종래 기술에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 해당 로우 어드레스 신호에 대응하여 해당 워드 라인(WL)이 활성화되면 시점(T1)에서 해당 워드라인 인에이블 바 신호(NWEiB)를 로우 레벨로 활성화하고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB)를 각각 하이 레벨 및 로우 레벨로 활성화한다.
또한, 로우 디코더(20)에서 해당 로우 어드레스 신호가 활성화되고 셀프 리프레쉬 동작을 지시하는 내부 명령어 신호(Pself)가 로우 레벨로 인가되면 인버터(IN1)에 의해 하이 레벨로 반전되어 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)와 함께 OR 게이트(OR)에 인가되면 OR 게이트(OR)는 논리합 연산하여 하이 레벨의 출력 신호를 출력한다.
NAND 게이트(NAND)가 하이 레벨의 OR 게이트(OR) 출력 신호와 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)를 함께 인가받아 반논리곱 연산하여 로우 레벨을 출력하면, 제1 PMOS 트랜지스터(P1)의 게이트 단자에 로우 레벨로 인가된다.
이에 따라, 제1 PMOS 트랜지스터(P1)가 턴 온되어 승압 전압(VPP)이 승압 노드(NO1)에 전달되고 시점(T1)에서 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 제2 PMOS 트랜지스터(P2)가 턴 온되어 승압 전압(VPP)이 인에이블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 승압 전압(VPP) 레벨로 인에이블시키게 된다.
그 후에 로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 다른 워드 라인이 활성화되면 시점(T2)에서 해당 워드라인 인에이블 바 신호(NWEiB)는 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB) 역시 각각 로우 레벨 및 하이 레벨로 비활성화된다.
이에 따라, 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)가 NAND 게이트(NAND)에 의해 하이 레벨로 반전되어 제1 PMOS 트랜지스터(P1)의 게이트 단자에 인가되는 동시에 하이 레벨의 해당 워드 라인 인에이블 제2 제어 신호(PXiB)가 제2 NMOS 트랜지스터(N2)의 게이트 단자에 인가된다.
이때, 제1 PMOS 트랜지스터(P1)는 턴 오프되어 승압 전압(VPP)의 승압 노드(NO1)로의 전달은 중지되고 제2 NMOS 트랜지스터(N2)는 턴 온되어 접지 전압을 해당 워드 라인(WL)에 전달함으로써 해당 워드 라인(WL)을 디스에이블시키게 된다.
다음으로, 셀프 리프레쉬 동작 모드에서 종래 기술에 따른 반도체 메모리 장 치의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
로우 디코더(20)에서 해당 로우 어드레스 신호가 활성화되고 시점(T3)에서 셀프 리프레쉬 동작을 지시하는 하이 레벨의 내부 명령어 신호(Pself)가 인가되면 제1 인버터(IN1)에 의해 로우 레벨로 반전되어 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)와 함께 OR 게이트(OR)에 인가되면 OR 게이트(OR)는 논리합 연산하여 하이 레벨의 출력 신호를 출력한다.
NAND 게이트(NAND)가 하이 레벨의 논리합 연산 결과 신호와 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)를 함께 인가받아 반논리곱 연산하여 로우 레벨로 출력되어 제1 PMOS 트랜지스터(P1)의 게이트 단자에 로우 레벨로 인가된다.
이에 따라, 제1 PMOS 트랜지스터(P1)가 턴 온되어 승압 전압(VPP)이 승압 노드(NO1)에 전달되고 시점(T4)에서 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 제2 PMOS 트랜지스터(P2)가 턴 온되어 승압 전압(VPP)이 인에이블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 승압 전압(VPP) 레벨로 인에이블시킨다.
그 후에 로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 다른 워드 라인이 활성화되면 시점(T6)에서 해당 워드라인 인에이블 바 신호(NWEiB)는 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB) 역시 각각 로우 레벨 및 하이 레벨로 비활성화된다.
이에 따라, 하이 레벨의 해당 워드 라인 인에이블 제2 제어 신호(PXiB)가 제 2 NMOS 트랜지스터(N2)의 게이트 단자에 인가되어 제2 NMOS 트랜지스터(N2)는 턴 온되고 접지 전압을 해당 워드 라인(WL)에 전달함으로써 해당 워드 라인(WL)을 디스에이블시키게 된다.
이와 같이 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 드라이버(50)는 해당 워드 라인(WL)이 인에이블되어 워드 라인에 연동된 해당 메모리 셀 데이터가 복구되는데 있어서, 정상 동작 모드 및 셀프 리프레쉬 동작 모드의 모든 경우에 인에이블되는 워드 라인(WL)의 전압 레벨은 승압 전압(VPP) 레벨이 되는데, 이 때 반도체 메모리 장치 내 승압 전압 생성부(10)의 일정한 효율상 한계로 인해 일정량의 승압 전압 전하가 추가적으로 소모되게 된다.
즉, 승압 전압 전하는 승압 전압 생성부(10)가 내부 전원 전압(VINT)을 인가받아 전하 펌핑 과정을 거쳐서 공급되는데, 승압 전압 생성부(10)는 내부 전원 전압(VINT) 전부를 소비하여 100%의 승압 전압(VPP)을 생성하지 못하는 일정한 효율상 한계를 가진다.
예를 들면 10mA의 승압 전류를 공급하기 위해서는 약 30mA의 내부 전원 전류를 소비하게 된다. 이 경우, 승압 전압 생성부(10)는 (10mA/30mA) * 100 = 약 33%의 효율을 가지는 것이다. 즉, 실제 소모되는 내부 전원 전류는 10mA인데, 10mA의 승압 전류를 생성키 위해 20mA의 내부 전원 전류가 추가적으로 소모되는 비효율적인 문제점이 있었다.
본 발명의 목적은 셀프 리프레쉬 동작시에 워드 라인 드라이버에 내부 전원 전압과 승압 전압을 순차적으로 공급하여 워드 라인 드라이버의 승압 전압 효율을 개선할 수 있는 워드 라인 드라이버를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 워드 라인 드라이버를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버는 내부 전원 전압을 인가받아 전하를 펌핑하여 승압 전압을 생성하는 승압 전압 생성부, 내부 전원 전압을 인가받아 명령어 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하고 명령어 동작 모드에서는 승압 노드에 내부 전원 전압을 공급한 후에 승압 전압 제어 신호를 활성화하는 워드 라인 서브 구동부, 정상 동작 모드에서는 승압 전압 제어 신호에 응답하여 승압 전압을 승압 노드로 공급하여 워드 라인을 승압 전압 레벨로 인에이블하고, 명령어 동작 모드에서는 승압 노드를 내부 전원 전압 레벨에서 승압 전압 레벨로 변화시켜 워드 라인을 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 레벨로 인에이블시키는 워드 라인 메인 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 워드 라인 메인 구동부는 승압 전압을 인가받아 승압 전압 제어 신호에 응답하여 승압 노드에 전달하는 승압 전압 공급부, 명령어 신호에 응답하여 정상 동작 모드에서는 승압 전압 공급부로부터 승압 전압을 전달받아 워드 라인을 승압 전압 레벨로 인에이블시키고, 명령어 동작 모드에서는 워드 라인 서브 구동부로부터 내부 전원 전압을 공급받아 워드 라인을 1차적으로 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 공급부로부터 승압 전압을 전달받아 워드 라인을 2차적으로 승압 전압 레벨로 인에이블시키는 워드 라인 인에이블부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 워드 라인 인에이블부는 워드라인 인에이블 신호와 워드 라인 인에이블 제어 반전 신호에 응답하여 정상 동작 모드에서는 워드 라인을 승압 전압 레벨로 인에이블시키거나 접지 전압 레벨로 디스에이블시키고, 명령어 동작 모드에서는 워드 라인을 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 레벨로 인에이블시키거나 접지 전압 레벨로 디스에이블시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 승압 전압 공급부는 승압 전압을 인가받아 승압 전압 제어 신호에 응답하여 승압 노드에 전달하는 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 워드 라인 인에이블부는 일측에 제1 PMOS 트랜지스터로부터 승압 전압을 전달받아 워드라인 인에이블 신호에 응답하여 인에이블 노드에 연결되는 워드 라인으로 전달하는 제2 PMOS 트랜지스터, 접지 전압을 인가받아 워드라인 인에이블 신호에 응답하여 워드 라인으로 전달하는 제1 NMOS 트랜지스터, 접지 전압을 인가받아 다른 워드 라인이 활성화되는 경우 워드 라인 인에이블 제어 반전 신호에 응답하여 접지 전압을 워드 라 인으로 전달하는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 워드 라인 서브 구동부는 명령어 신호의 전압 레벨에 따라 정상 동작 모드 또는 명령어 동작 모드를 선택하는 동작 모드 선택 신호를 출력하는 동작 모드 선택부, 내부 전원 전압을 인가받아 워드 라인 인에이블 제어 신호와 명령어 신호에 응답하여 승압 전압이 공급되기 전에 내부 전원 전압을 전달하는 내부 전원 전압 공급부, 동작 모드 선택 신호를 인가받아 내부 전원 전압이 전달될 때까지 승압 전압 공급부가 승압 전압을 공급하는 것을 지연시키는 지연 신호를 출력하는 지연부, 지연 신호와 워드 라인 인에이블 제어 신호를 인가받아 반논리곱 연산하여 승압 전압의 전달 여부를 제어하는 승압 전압 제어 신호를 출력하는 승압 전압 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 동작 모드 선택부는 명령어 신호를 인가받아 레벨을 반전시켜 출력하는 제1 인버터, 반전된 명령어 신호와 워드 라인 인에이블 제어 신호를 인가받아 반논리합 연산하여 동작 모드 선택 신호를 출력하는 NOR 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 내부 전원 전압 공급부는 승압 전압 제어 신호, 워드 라인 인에이블 제어 신호, 명령어 신호를 인가받아 반논리곱 연산하여 승압 전압 및 내부 전원 전압의 동시 공급을 방지하는 내부 전원 전압 제어 신호를 출력하는 제2 NAND 게이트, 워드 라인 인에이블 제어 신호를 인가받아 레벨을 반전하여 출력하는 제2 인버터, 내부 전원 전압을 인가받 아 내부 전원 전압 제어 신호에 응답하여 승압 노드에 전달하는 제3 PMOS 트랜지스터, 접지 전압을 인가받아 반전된 워드 라인 인에이블 제어 신호에 응답하여 승압 노드에 전달하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 지연부는 동작 모드 선택 신호를 인가받아 내부 전원 전압이 전달될 때까지 시간을 지연한 후에 레벨을 반전하여 지연 신호를 출력하는 홀수개의 인버터들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버의 승압 전압 제어부는 지연 신호 및 워드 라인 인에이블 제어 신호를 인가받아 반논리곱 연산하여 승압 전압 제어 신호를 출력하는 제1 NAND 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 워드 라인 드라이버는 정상 동작 모드에서는 데이터 리드, 데이터 라이트, 액티브 동작을 수행하고, 명령어 동작 모드에서는 셀프 리프레쉬 동작을 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 전원 전압을 인가받아 전하를 펌핑하여 승압 전압을 생성하는 승압 전압 생성부, 외부 명령어를 인가받아 디코딩하여 명령어 신호를 발생하는 명령어 디코더, 소정 비트의 로우 어드레스 신호들을 인가받아 디코딩하여 워드 라인들을 활성화하는 복수개의 워드라인 인에이블 신호들을 발생하는 로우 디코더, 소정 비트 외의 다른 비트의 로우 어드레스 신호들을 인가받아 디코딩하여 복수개의 디코딩 로우 어드레스 신호들을 발생하는 로우 어드레스 프리 디코딩부, 명령어 신호, 복수개의 워드라인 인에이블 신호들 중 하나의 신호 및 복수개의 디코딩 로우 어드레스 신호들 중 하나의 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하여 승압 전압을 승압 노드로 공급함으로써 워드 라인을 승압 전압 레벨로 인에이블하고, 명령어 동작 모드에서는 승압 노드에 내부 전원 전압을 공급한 후에 승압 전압 제어 신호를 활성화하여 워드 라인을 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 레벨로 인에이블시키는 워드 라인 드라이버를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 워드 라인 드라이버는 내부 전원 전압을 인가받아 명령어 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하고 명령어 동작 모드에서는 승압 노드에 내부 전원 전압을 공급한 후에 승압 전압 제어 신호를 활성화하는 워드 라인 서브 구동부, 정상 동작 모드에서는 승압 전압 제어 신호에 응답하여 승압 전압을 승압 노드로 공급하여 워드 라인을 승압 전압 레벨로 인에이블하고, 명령어 동작 모드에서는 승압 노드를 내부 전원 전압 레벨에서 승압 전압 레벨로 변화시켜 워드 라인을 내부 전원 전압 레벨로 승압시킨 후에 승압 전압 레벨로 인에이블시키는 워드 라인 메인 구동부를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치는 셀프 리프레쉬 동작시에 워드 라인 드라이버의 승압 전압 효율을 극대화하여 소모되는 내부 전원 전류를 감소시켜 반도체 메모리 장치의 성능을 개선할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치를 설명하면 다음과 같다.
도 4는 본 발명에 따라 워드 라인을 구동하는 반도체 메모리 장치 내 워드 라인 드라이버의 회로도로서, 승압 전압 생성부(10), 워드 라인 메인 구동부 및 워드 라인 서브 구동부를 구비한다.
워드 라인 메인 구동부는 제1 PMOS 트랜지스터(P1)로 이루어진 승압 전압 공급부(130), 제2 PMOS 트랜지스터(P2)와 제1 및 제2 NMOS 트랜지스터(N1, N2)들로 이루어진 워드 라인 인에이블부(140)로 구성된다.
워드 라인 서브 구동부는 제1 인버터(IN1)와 NOR 게이트(NOR)로 이루어진 동작 모드 선택부(110), 제2 NAND 게이트(NAND2), 제2 인버터(IN2), 제3 PMOS 트랜지스터(P3), 제3 NMOS 트랜지스터(N3)로 이루어진 내부 전원 전압 공급부(220) 및 3개의 인버터들(IN3 내지 IN5)로 이루어진 지연부(210), 제1 NAND 게이트(NAND1)로 이루어진 승압 전압 제어부(120)로 구성된다.
도 4를 참조하여 본 발명에 따라 워드 라인을 구동하는 반도체 메모리 장치 내 일부 블록들의 기능을 설명하면 다음과 같다.
승압 전압 생성부(10)는 내부 전원 전압(VINT)을 인가받아 소정의 목표 전압 레벨에 도달할 때까지 전하를 펌핑하여 승압 전압(VPP)을 생성한다.
동작 모드 선택부(110)는 인가되는 셀프 리프레쉬 내부 명령어 신호(Pself)의 전압 레벨에 따라 정상 동작 모드 또는 셀프 리프레쉬 동작 모드를 선택하는 동 작 모드 선택 신호를 출력한다.
내부 전원 전압 공급부(220)는 내부 전원 전압(VINT)을 인가받아 워드 라인 인에이블 제1 제어 신호(PXi)와 내부 명령어 신호(Pself)에 응답하여 승압 전압(VPP)이 공급되기 전에 내부 전원 전압(VINT)을 전달한다.
지연부(210)는 워드 라인 인에이블 제1 제어 신호(PXi)와 내부 명령어 신호(Pself)를 인가받아 내부 전원 전압 공급부(220)가 내부 전원 전압(VINT)을 전달할 때까지 승압 전압(VPP)의 공급을 지연시키는 지연 신호를 출력한다.
도 4에서, 지연부(210)를 구성하는 인버터들(IN3 내지 IN5)은 이해의 편의를 위하여 3개로 도시하였지만, 동작 모드 선택 신호를 인가받아 내부 전원 전압(VINT)이 전달될 때까지 시간을 지연한 후에 레벨을 반전하여 지연 신호를 출력하기 위하여 그 이상의 개수를 가지는 홀수개의 인버터들로 구성될 수 있다.
승압 전압 제어부(120)는 지연부(210)에 의해 지연된 동작 모드 선택 신호와 워드 라인 인에이블 제1 제어 신호(PXi)를 인가받아 반논리곱 연산하여 승압 전압(VPP)의 전달 여부를 제어하는 승압 전압 제어 신호를 출력한다.
승압 전압 공급부(130)는 승압 전압(VPP)을 인가받아 승압 전압 제어 신호에 응답하여 승압 전압(VPP)을 전달한다.
워드 라인 인에이블부(140)는 내부 전원 전압 공급부(220)로부터 내부 전원 전압(VINT)을 전달받고 승압 전압 공급부(130)로부터 승압 전압(VPP)을 전달받아 워드라인 인에이블 바 신호(NWEiB)와 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 해당 워드 라인(WL)을 1차적으로 내부 전원 전압(VINT) 레벨로 승압시키 고, 소정의 시간이 경과된 후에 2차적으로 승압 전압(VPP) 레벨로 인에이블시킨다.
다음으로, 도 5는 본 발명에 따라 워드 라인을 구동하는 반도체 메모리 장치의 워드 라인이 인에이블되는 타이밍도로서, 외부 명령어(CMD), 워드 라인 인에이블 제1 제어 신호(PXi), 내부 명령어 신호(Pself), 워드라인 인에이블 바 신호(NWEiB), 승압 노드 전압 신호(PXiD), 워드 라인 인에이블 제2 제어 신호(PXiB), 워드 라인 신호(WL)로 구성된다.
외부 명령어(CMD), 워드 라인 인에이블 제1 제어 신호(PXi), 내부 명령어 신호(Pself), 워드라인 인에이블 바 신호(NWEiB), 워드 라인 인에이블 제2 제어 신호(PXiB)는 도 3에 나타낸 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레쉬 동작시에 워드 라인이 인에이블되는 타이밍도와 동일하므로 여기에서는 상세한 설명을 생략한다.
마찬가지로, 도 5에 외부 명령어(CMD)는 이해의 편의를 위하여 셀프 리프레쉬 명령(Self Refresh)으로만 도시하였으나, 반도체 메모리 장치의 데이터 리드, 데이터 라이트, 액티브 동작 등을 수행하는 정상 동작 외에 다른 명령어 동작을 수행하는 명령어일 수도 있다.
승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 내부 명령어 신호(Pself)가 로우 레벨인 상태에서는 워드 라인 인에이블 제1 제어 신호(PXi)가 시점(T1) 및 시점(T2)에서 하이 레벨 및 로우 레벨로 천이되면 각각 승압 전압(VPP) 레벨 및 접지 전압 레벨(VSS)로 천이된다.
또한, 시점(T3)에서 내부 명령어 신호(Pself)가 하이 레벨로 천이된 상태에서는 워드 라인 인에이블 제1 제어 신호(PXi)가 시점(T4)에서 하이 레벨로 천이되기 전이면 1차적으로 내부 전원 전압(VINT) 레벨, 소정의 시간(t1)이 경과된 후에 시점(T5)에서 하이 레벨로 천이된 후이면 2차적으로 승압 전압(VPP) 레벨로 승압되고, 시점(T6)에서 워드 라인 인에이블 제1 제어 신호(PXi)가 로우 레벨로 천이되면 접지 전압 레벨로 천이된다.
여기에서, 소정의 시간(t1)은 도 4에서 지연부(210)가 동작 모드 선택로부터 동작 모드 선택 신호를 인가받아 워드 라인 서브 구동부에서 승압 노드(NO1)로 내부 전원 전압(VINT)이 전달될 때까지 승압 전압 공급부(130)에서 승압 전압(VPP)이 공급되는 것을 지연시키는 시간을 의미한다.
워드 라인 신호(WL)는 초기에 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 접지 전압 레벨(VSS)을 유지하다가 로우 디코더에서 해당 워드 라인(WL)이 활성화되어 시점(T1, T4)에서 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 천이되면 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되어 시점(T2, T6)에서 워드라인 인에이블 바 신호(NWEiB)가 하이 레벨로 천이되면 워드 라인 인에이블 제2 제어 신호(PXiB)에 응답하여 다시 접지 전압 레벨(VSS)로 강압된다.
도 1 및 도 4 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
초기에 해당 워드 라인(WL)이 활성화되기 전에는 해당 워드라인 인에이블 바 신호(NWEiB)가 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB)가 각각 로우 레벨 및 하이 레벨로 비활성화된다.
이에 따라, 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)는 제1 NAND 게이트(NAND1)를 통과하여 하이 레벨로 반전된 후에 제2 NAND 게이트(NAND2)의 제1 입력으로 인가되고, 제2 인버터(IN2)에 의해 하이 레벨로 반전되어 제3 NMOS 트랜지스터(N3)의 게이트 단자에 인가된다.
먼저, 로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 해당 로우 어드레스 신호에 대응하여 해당 워드 라인(WL)이 활성화되면 시점(T1)에서 해당 워드라인 인에이블 바 신호(NWEiB)를 로우 레벨로 활성화하고 워드 라인 제어부(40)에서 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB)를 각각 하이 레벨 및 로우 레벨로 활성화한다.
초기에 제2 인버터(IN2)에 의해 하이 레벨로 반전된 해당 워드 라인 인에이블 제1 제어 신호(PXi)가 제3 NMOS 트랜지스터(N3)의 게이트 단자에 인가되어 제3 NMOS 트랜지스터(N3)가 턴 온됨에 따라 접지 전압이 승압 노드(NO1)에 전달되어 접지 전압 레벨을 유지하고 있다가 시점(T1)에서 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 워드 라인 메인 구동부 내 제2 PMOS 트랜지스터(P2)의 게이트 단자에 인가되어 제2 PMOS 트랜지스터(P2)가 턴 온됨에 따라 접지 전압이 인에이블 노드(NO2)에 전달되어 해당 워드 라인(WL)이 접지 전압 레벨(VSS)을 유지한다.
먼저, 정상 동작 모드에서 본 발명에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
로우 디코더(20)에서 해당 로우 어드레스 신호가 활성화되고 셀프 리프레쉬 동작을 지시하는 내부 명령어 신호(Pself)가 로우 레벨로 인가되면 내부 전원 전압 공급부(220) 내 제2 NAND 게이트(NAND2)에서 반논리곱 연산하여 출력이 하이 레벨이 되어 제3 PMOS 트랜지스터(P3)의 게이트 단자에 인가됨에 따라, 제3 PMOS 트랜지스터(P3)가 턴 오프되어 내부 전원 전압(VINT)이 승압 노드(NO1)에 전달되지 못한다.
대신에, 정상 동작을 지시하는 로우 레벨의 내부 명령어 신호(Pself)가 제1 인버터(IN1)에 의해 하이 레벨로 반전되어 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)와 함께 NOR 게이트(NOR)에 인가되면 NOR 게이트(NOR)는 반논리합 연산하여 로우 레벨의 출력 신호를 출력하고, 지연부(210)는 이를 인가받아 소정의 시간을 지연시켜 하이 레벨의 지연 신호를 출력한다.
제1 NAND 게이트(NAND1)가 하이 레벨의 지연 신호와 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)를 함께 인가받아 반논리곱 연산하여 로우 레벨을 출력하면, 워드 라인 메인 구동부의 제1 PMOS 트랜지스터(P1)의 게이트 단자에 로우 레벨로 인가된다.
이에 따라, 제1 PMOS 트랜지스터(P1)가 턴 온되어 승압 전압(VPP)이 승압 노드(NO1)에 전달되고 시점(T1)에서 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 제2 PMOS 트랜지스터(P2)가 턴 온되어 승압 전압(VPP)이 인에이 블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 승압 전압(VPP) 레벨로 인에이블시키게 된다.
그 후에 로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 다른 워드 라인이 활성화되면 시점(T2)에서 해당 워드라인 인에이블 바 신호(NWEiB)는 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB) 역시 각각 로우 레벨 및 하이 레벨로 비활성화된다.
이에 따라, 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)가 제1 NAND 게이트(NAND1)에 의해 하이 레벨로 반전되어 워드 라인 메인 구동부의 제1 PMOS 트랜지스터(P1)의 게이트 단자에 하이 레벨이 인가되는 동시에 하이 레벨의 해당 워드 라인 인에이블 제2 제어 신호(PXiB)가 워드 라인 메인 구동부의 제2 NMOS 트랜지스터(N2)의 게이트 단자에 인가된다.
이때, 제1 PMOS 트랜지스터(P1)는 턴 오프되어 승압 전압(VPP)의 승압 노드(NO1)로의 전달은 중지되고 제2 NMOS 트랜지스터(N2)는 턴 온되어 접지 전압을 해당 워드 라인(WL)에 전달함으로써 해당 워드 라인(WL)을 디스에이블시키게 된다.
다음으로, 셀프 리프레쉬 동작 모드에서 본 발명에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 동작을 설명하면 다음과 같다.
로우 디코더(20)에서 해당 로우 어드레스 신호가 활성화되고 시점(T3)에서 셀프 리프레쉬 동작을 지시하는 하이 레벨의 내부 명령어 신호(Pself)가 인가되면 내부 전원 전압 공급부(220) 내 제2 NAND 게이트(NAND2)에서 반논리곱 연산하여 출력이 로우 레벨이 되어 제3 PMOS 트랜지스터(P3)의 게이트 단자에 인가된다.
이에 따라, 제3 PMOS 트랜지스터(P3)가 턴 온되어 내부 전원 전압(VINT)이 승압 노드(NO1)에 전달되고 시점(T4)에서 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 제2 PMOS 트랜지스터(P2)가 턴 온되어 내부 전원 전압(VINT)이 인에이블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 1차적으로 내부 전원 전압(VINT) 레벨로 승압시킨다.
한편, 셀프 리프레쉬 동작을 지시하는 하이 레벨의 내부 명령어 신호(Pself)가 제1 인버터(IN1)에 의해 로우 레벨로 반전된 상태에서 아직 활성화되지 못한 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)가 함께 NOR 게이트(NOR)에 인가되면 NOR 게이트(NOR)는 반논리합 연산하여 하이 레벨의 출력 신호를 출력하고, 지연부(210)는 이를 인가받아 내부 전원 전압 공급부(220)가 승압 노드(NO1)에 내부 전원 전압(VINT)을 전달할 때까지 시간(t1)을 지연시켜 로우 레벨의 지연 신호를 출력한다.
제1 NAND 게이트(NAND1)가 로우 레벨의 지연 신호와 로우 레벨의 해당 워드 라인 인에이블 제1 제어 신호(PXi)를 함께 인가받아 반논리곱 연산하여 하이 레벨을 출력하면, 워드 라인 메인 구동부의 제1 PMOS 트랜지스터(P1)는 아직 턴 오프 상태여서 승압 전압(VPP)이 승압 노드(NO1)에 전달되는 것을 방지하는 동시에 내부 전원 전압 공급부(220) 내 제2 NAND 게이트(NAND2)의 제1 입력 단자에 인가된다.
그 후에 시점(T5)에서 해당 워드 라인 인에이블 제1 제어 신호(PXi)이 하이 레벨로 활성화되어 하이 레벨의 내부 명령어 신호(Pself)와 함께 제2 NAND 게이트(NAND2)의 제2 및 제3 입력 단자에 인가되면 제2 NAND 게이트(NAND2)에서 반논리 곱 연산하여 출력이 로우 레벨이 되어 제3 PMOS 트랜지스터(P3)의 게이트 단자에 인가된다.
이에 따라, 제3 PMOS 트랜지스터(P3)가 턴 온되어 내부 전원 전압(VINT)이 승압 노드(NO1)에 전달되고 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되면 제2 PMOS 트랜지스터(P2)가 턴 온되어 내부 전원 전압(VINT)이 인에이블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 1차적으로 내부 전원 전압(VINT) 레벨로 승압시킨다.
또한, 해당 워드 라인 인에이블 제1 제어 신호(PXi)이 하이 레벨로 활성화되어 NOR 게이트(NOR)에 인가됨에 따라 NOR 게이트(NOR)는 반논리합 연산하여 로우 레벨의 출력 신호를 출력하고, 지연부(210)는 이를 인가받아 내부 전원 전압 공급부(220)가 승압 노드(NO1)에 내부 전원 전압(VINT)을 전달할 때까지 시간(t1)을 지연시켜 하이 레벨의 지연 신호를 출력한다.
제1 NAND 게이트(NAND1)가 하이 레벨의 지연 신호와 하이 레벨로 활성화된 해당 워드 라인 인에이블 제1 제어 신호(PXi)를 함께 인가받아 반논리곱 연산하여 로우 레벨을 출력하면, 워드 라인 메인 구동부의 제1 PMOS 트랜지스터(P1)의 게이트 단자에 로우 레벨로 인가된다.
이에 따라, 제1 PMOS 트랜지스터(P1)가 턴 온되어 승압 전압(VPP)이 승압 노드(NO1)에 전달되고 해당 워드라인 인에이블 바 신호(NWEiB)가 로우 레벨로 활성화되어 있는 상태이므로 제2 PMOS 트랜지스터(P2)가 턴 온되어 승압 전압(VPP)이 인에이블 노드(NO2)까지 전달되어 해당 워드 라인(WL)을 2차적으로 승압 전압(VPP) 레벨로 인에이블시킨다.
그 후에 로우 디코더(20)에서 복수개의 로우 어드레스 신호들 중 다른 워드 라인이 활성화되면 시점(T6)에서 해당 워드라인 인에이블 바 신호(NWEiB)는 하이 레벨로 비활성화되고 해당 워드 라인 인에이블 제1 및 제2 제어 신호(PXi, PXiB) 역시 각각 로우 레벨 및 하이 레벨로 비활성화됨에 따라, 해당 워드 라인 인에이블 제1 제어 신호(PXi)가 하이 레벨로 반전되어 워드 라인 메인 구동부의 제1 PMOS 트랜지스터(P1)의 게이트 단자에 인가되는 동시에 하이 레벨의 해당 워드 라인 인에이블 제2 제어 신호(PXiB)가 워드 라인 메인 구동부의 제2 NMOS 트랜지스터(N2)의 게이트 단자에 인가됨으로써 승압 전압(VPP)의 승압 노드(NO1)로의 전달은 중지되고 접지 전압이 해당 워드 라인(WL)에 전달되어 해당 워드 라인(WL)을 디스에이블시키게 되는 동작은 정상 동작 모드에서와 동일하다.
이와 같이, 본 발명에 따른 반도체 메모리 장치는 정상 동작 모드 구간(T1 ~ T3)에서는 승압 전압(VPP)만이 공급되는 반면, 셀프 리프레쉬 동작 모드 구간(T4 ~ T6)에서는 1차적으로 내부 전원 전압(VINT)이 공급되고 일정한 시간이 지연된 후에 내부 전원 전압(VINT) 공급이 차단되고 대신에 2차적으로 승압 전압(VPP)이 공급되게 된다.
따라서, 승압 전압 생성부(10)의 효율을 33%로 가정할 경우, 종래 기술에 따른 반도체 메모리 장치에서처럼 10mA의 승압 전류를 공급하기 위해서 20mA의 소모분이 발생하는 것을 감안하여 30mA의 내부 전원 전류를 공급할 필요없이 5mA는 1차적으로 내부 전원 전류로써 공급하고, 나머지 5mA를 2차적으로 승압 전압(VPP)으로 공급하게 된다.
이에 따라, 1차적인 5mA의 내부 전원 전류 공급분은 내부 전원 전압(VINT)을 그대로 사용하는 것이기 때문에 100% 효율을 갖게 되어 전류 소모분은 거의 존재하지 않게 되고, 나머지 2차적인 5mA의 승압 전류를 공급하기 위해 승압 전압 생성부(10)의 효율을 고려하여 15mA의 내부 전원 전류가 공급되면 되므로, 전체적으로는 20mA의 내부 전원 전류가 필요하게 되어 종래 기술의 30mA 대비 10mA의 전류 소모가 감소되는 것이다.
다만, 셀프 리프레쉬 동작 모드에서 본 발명을 실제로 구현할 경우, 2차적으로 승압 전압(VPP)이 공급되기 전에 1차적으로 내부 전원 전압(VINT)이 공급될 때까지 일정한 지연 시간(t1)이 소모되므로 종래 기술 대비 해당 워드 라인(WL)이 인에이블되는데 약간의 추가 시간이 소모된다.
하지만, 셀프 리프레쉬 동작 모드는 장시간의 주기로 동작하는 모드이기 때문에 이 정도의 추가 시간은 크게 문제되진 않는다.
따라서, 본 발명에 따른 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치는 셀프 리프레쉬 동작시에 워드 라인에 내부 전원 전압과 승압 전압을 순차적으로 공급하여 추가적인 내부 전원 전류 소모분 없이도 워드 라인 메인 구동부의 승압 전압 효율을 극대화하여 소모되는 내부 전원 전류를 감소시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
도1 은 일반적인 반도체 메모리 장치의 워드 라인이 인에이블되는 동작를 설명하기 위한 일부 블록도이다.
도 2는 도 1에 나타낸 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 드라이버의 회로도이다.
도 3은 도 2에 나타낸 종래 기술에 따른 반도체 메모리 장치의 워드 라인이 인에이블되는 타이밍도이다.
도 4는 본 발명에 따라 워드 라인을 구동하는 반도체 메모리 장치 내 워드 라인 드라이버의 회로도이다.
도 5는 본 발명에 따라 워드 라인을 구동하는 반도체 메모리 장치의 워드 라인이 인에이블되는 타이밍도이다.

Claims (20)

  1. 내부 전원 전압을 인가받아 전하를 펌핑하여 승압 전압을 생성하는 승압 전압 생성부;
    상기 내부 전원 전압을 인가받아 명령어 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하고 명령어 동작 모드에서는 승압 노드에 상기 내부 전원 전압을 공급한 후에 상기 승압 전압 제어 신호를 활성화하는 워드 라인 서브 구동부;
    상기 정상 동작 모드에서는 상기 승압 전압 제어 신호에 응답하여 상기 승압 전압을 상기 승압 노드로 공급하여 워드 라인을 상기 승압 전압 레벨로 인에이블하고, 상기 명령어 동작 모드에서는 상기 승압 노드를 상기 내부 전원 전압 레벨에서 상기 승압 전압 레벨로 변화시켜 상기 워드 라인을 상기 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 레벨로 인에이블시키는 워드 라인 메인 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  2. 제1 항에 있어서,
    상기 워드 라인 메인 구동부는
    상기 승압 전압을 인가받아 상기 승압 전압 제어 신호에 응답하여 상기 승압 노드에 전달하는 승압 전압 공급부;
    상기 명령어 신호에 응답하여 상기 정상 동작 모드에서는 상기 승압 전압 공 급부로부터 상기 승압 전압을 전달받아 상기 워드 라인을 상기 승압 전압 레벨로 인에이블시키고, 상기 명령어 동작 모드에서는 상기 워드 라인 서브 구동부로부터 상기 내부 전원 전압을 공급받아 상기 워드 라인을 1차적으로 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 공급부로부터 상기 승압 전압을 전달받아 상기 워드 라인을 2차적으로 상기 승압 전압 레벨로 인에이블시키는 워드 라인 인에이블부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  3. 제2 항에 있어서,
    상기 워드 라인 인에이블부는
    워드라인 인에이블 신호와 워드 라인 인에이블 제어 반전 신호에 응답하여 상기 정상 동작 모드에서는 상기 워드 라인을 상기 승압 전압 레벨로 인에이블시키거나 접지 전압 레벨로 디스에이블시키고,
    상기 명령어 동작 모드에서는 상기 워드 라인을 상기 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 레벨로 인에이블시키거나 상기 접지 전압 레벨로 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  4. 삭제
  5. 삭제
  6. 제3 항에 있어서,
    상기 워드 라인 서브 구동부는
    상기 명령어 신호의 전압 레벨에 따라 상기 정상 동작 모드 또는 상기 명령어 동작 모드를 선택하는 동작 모드 선택 신호를 출력하는 동작 모드 선택부;
    상기 내부 전원 전압을 인가받아 워드 라인 인에이블 제어 신호와 상기 명령어 신호에 응답하여 상기 승압 전압이 공급되기 전에 상기 내부 전원 전압을 전달하는 내부 전원 전압 공급부;
    상기 동작 모드 선택 신호를 인가받아 상기 내부 전원 전압이 전달될 때까지 상기 승압 전압 공급부가 상기 승압 전압을 공급하는 것을 지연시키는 지연 신호를 출력하는 지연부;
    상기 지연 신호와 상기 워드 라인 인에이블 제어 신호를 인가받아 반논리곱 연산하여 상기 승압 전압의 전달 여부를 제어하는 상기 승압 전압 제어 신호를 출력하는 승압 전압 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  7. 제6 항에 있어서,
    상기 동작 모드 선택부는
    상기 명령어 신호를 인가받아 레벨을 반전시켜 출력하는 제1 인버터;
    상기 반전된 명령어 신호와 상기 워드 라인 인에이블 제어 신호를 인가받아 반논리합 연산하여 상기 동작 모드 선택 신호를 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    상기 정상 동작 모드에서는 데이터 리드, 데이터 라이트, 액티브 동작을 수행하고,
    상기 명령어 동작 모드에서는 셀프 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 드라이버.
  12. 내부 전원 전압을 인가받아 전하를 펌핑하여 승압 전압을 생성하는 승압 전압 생성부;
    외부 명령어를 인가받아 디코딩하여 명령어 신호를 발생하는 명령어 디코더;
    소정 비트의 로우 어드레스 신호들을 인가받아 디코딩하여 워드 라인들을 활성화하는 복수개의 워드라인 인에이블 신호들을 발생하는 로우 디코더;
    상기 소정 비트 외의 다른 비트의 로우 어드레스 신호들을 인가받아 디코딩하여 복수개의 디코딩 로우 어드레스 신호들을 발생하는 로우 어드레스 프리 디코딩부;
    상기 명령어 신호, 상기 복수개의 워드라인 인에이블 신호들 중 하나의 신호 및 상기 복수개의 디코딩 로우 어드레스 신호들 중 하나의 신호에 응답하여 정상 동작 모드에서는 승압 전압 제어 신호를 활성화하여 상기 승압 전압을 승압 노드로 공급함으로써 워드 라인을 상기 승압 전압 레벨로 인에이블하고, 명령어 동작 모드에서는 상기 승압 노드에 상기 내부 전원 전압을 공급한 후에 상기 승압 전압 제어 신호를 활성화하여 상기 워드 라인을 상기 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 레벨로 인에이블시키는 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 워드 라인 드라이버는
    상기 내부 전원 전압을 인가받아 명령어 신호에 응답하여 상기 정상 동작 모드에서는 상기 승압 전압 제어 신호를 활성화하고 상기 명령어 동작 모드에서는 상기 승압 노드에 상기 내부 전원 전압을 공급한 후에 상기 승압 전압 제어 신호를 활성화하는 워드 라인 서브 구동부;
    상기 정상 동작 모드에서는 상기 승압 전압 제어 신호에 응답하여 상기 승압 전압을 상기 승압 노드로 공급하여 상기 워드 라인을 상기 승압 전압 레벨로 인에이블하고, 상기 명령어 동작 모드에서는 상기 승압 노드를 상기 내부 전원 전압 레벨에서 상기 승압 전압 레벨로 변화시켜 상기 워드 라인을 상기 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 레벨로 인에이블시키는 워드 라인 메인 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 워드 라인 메인 구동부는
    상기 승압 전압을 인가받아 상기 승압 전압 제어 신호에 응답하여 상기 승압 노드에 전달하는 승압 전압 공급부;
    상기 명령어 신호에 응답하여 상기 정상 동작 모드에서는 상기 승압 전압 공급부로부터 상기 승압 전압을 전달받아 상기 워드 라인을 상기 승압 전압 레벨로 인에이블시키고, 상기 명령어 동작 모드에서는 상기 워드 라인 서브 구동부로부터 상기 내부 전원 전압을 공급받아 상기 워드 라인을 1차적으로 내부 전원 전압 레벨로 승압시킨 후에 상기 승압 전압 공급부로부터 상기 승압 전압을 전달받아 상기 워드 라인을 2차적으로 상기 승압 전압 레벨로 인에이블시키는 워드 라인 인에이블부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 삭제
  16. 삭제
  17. 제14 항에 있어서,
    상기 워드 라인 서브 구동부는
    상기 명령어 신호의 전압 레벨에 따라 상기 정상 동작 모드 또는 상기 명령어 동작 모드를 선택하는 동작 모드 선택 신호를 출력하는 동작 모드 선택부;
    상기 내부 전원 전압을 인가받아 워드 라인 인에이블 제어 신호와 상기 명령어 신호에 응답하여 상기 승압 전압이 공급되기 전에 상기 내부 전원 전압을 전달하는 내부 전원 전압 공급부;
    상기 동작 모드 선택 신호를 인가받아 상기 내부 전원 전압이 전달될 때까지 상기 승압 전압 공급부가 상기 승압 전압을 공급하는 것을 지연시키는 지연 신호를 출력하는 지연부;
    상기 지연 신호와 상기 워드 라인 인에이블 제어 신호를 인가받아 반논리곱 연산하여 상기 승압 전압의 전달 여부를 제어하는 상기 승압 전압 제어 신호를 출력하는 승압 전압 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020070108887A 2007-10-29 2007-10-29 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치 KR101259075B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070108887A KR101259075B1 (ko) 2007-10-29 2007-10-29 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치
US12/260,206 US7800961B2 (en) 2007-10-29 2008-10-29 Word line driver and semiconductor memory device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070108887A KR101259075B1 (ko) 2007-10-29 2007-10-29 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090043177A KR20090043177A (ko) 2009-05-06
KR101259075B1 true KR101259075B1 (ko) 2013-04-29

Family

ID=40587953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070108887A KR101259075B1 (ko) 2007-10-29 2007-10-29 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7800961B2 (ko)
KR (1) KR101259075B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311713B1 (ko) * 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
US8270222B2 (en) * 2009-09-24 2012-09-18 Macronix International Co., Ltd. Local word line driver of a memory
KR101623080B1 (ko) * 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
TWI470634B (zh) * 2010-12-24 2015-01-21 Eon Silicon Solution Inc Area character line driver and its flash memory array device
KR20130140445A (ko) * 2012-06-14 2013-12-24 삼성디스플레이 주식회사 표시장치, 전원제어장치 및 그 구동 방법
TWI493565B (zh) * 2012-12-27 2015-07-21 Macronix Int Co Ltd 局部字元線驅動器
US9208841B2 (en) * 2013-03-15 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
KR20150098121A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치
KR102471413B1 (ko) * 2016-07-28 2022-11-29 에스케이하이닉스 주식회사 반도체 장치
US10366734B2 (en) * 2017-02-03 2019-07-30 Advanced Micro Devices, Inc. Programmable write word line boost for low voltage memory operation
US11114148B1 (en) * 2020-04-16 2021-09-07 Wuxi Petabyte Technologies Co., Ltd. Efficient ferroelectric random-access memory wordline driver, decoder, and related circuits
KR102534321B1 (ko) * 2022-01-13 2023-05-26 주식회사 피델릭스 승압 전압의 전류 소모를 저감하는 반도체 메모리 장치의 승압 전원단 구동 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030026035A (ko) * 2001-09-24 2003-03-31 주식회사 하이닉스반도체 고전압 공급장치 및 이를 이용한 고전압 공급방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07296581A (ja) 1994-04-22 1995-11-10 Nec Kyushu Ltd 半導体記憶装置
KR100317198B1 (ko) 1999-12-29 2001-12-24 박종섭 리프레쉬 회로
US7359254B2 (en) * 2005-10-13 2008-04-15 Sigmatel, Inc. Controller for controlling a source current to a memory cell, processing system and methods for use therewith

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030026035A (ko) * 2001-09-24 2003-03-31 주식회사 하이닉스반도체 고전압 공급장치 및 이를 이용한 고전압 공급방법

Also Published As

Publication number Publication date
US20090116305A1 (en) 2009-05-07
US7800961B2 (en) 2010-09-21
KR20090043177A (ko) 2009-05-06

Similar Documents

Publication Publication Date Title
KR101259075B1 (ko) 워드 라인 드라이버 및 이를 구비한 반도체 메모리 장치
US6504783B2 (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefor
US20100109628A1 (en) Clock control circuit and voltage pumping device using the same
KR100640651B1 (ko) 워드라인 드라이버
US7492654B2 (en) Memory device for retaining data during power-down mode and method of operating the same
CN102334165B (zh) 用于存储器阵列的动态泄漏控制
JP4180959B2 (ja) メモリシステム及びメモリ装置
KR960011203B1 (ko) 워드 드라이버를 가지는 반도체 기억장치 및 그의 작동방법
US20100061175A1 (en) Circuit and method for driving word line
TWI426527B (zh) 驅動記憶體元件的字元線的電路及其方法
WO2005088641A1 (ja) 半導体メモリおよび半導体メモリの動作方法
US8649232B2 (en) Internal voltage generation circuit and semiconductor integrated circuit
KR100815180B1 (ko) 선택적으로 네가티브 워드라인 구동을 하는 반도체메모리장치.
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
KR100798764B1 (ko) 반도체 메모리 소자 및 그 내부 전압 생성 방법
US7649801B2 (en) Semiconductor memory apparatus having column decoder for low power consumption
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
CN114664349A (zh) 半导体器件
US20110158019A1 (en) Semiconductor memory device and operation method thereof
KR100906647B1 (ko) 전력 소비를 줄일 수 있는 반도체 메모리 장치
KR102534321B1 (ko) 승압 전압의 전류 소모를 저감하는 반도체 메모리 장치의 승압 전원단 구동 회로
KR100335269B1 (ko) 워드라인구동장치
KR100821581B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
JP3981056B2 (ja) 低消費電力型メモリ回路およびその使用方法
KR20030013050A (ko) 반도체 메모리 장치의 워드 라인 인에이블 구동 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 7