TWI470634B - Area character line driver and its flash memory array device - Google Patents
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本發明係關於一種半導體記憶體之設計，更特別的是關於一種反或型快閃記憶體之區域字元線驅動器及其快閃記憶體陣列裝置。
半導體記憶體之核心包括用來儲存資訊的記憶體陣列，而記憶體陣列則是以半導體、磁性或鐵電性記憶細胞為基礎。一般而言，所述的記憶體陣列是由許多記憶細胞構成的二維陣列，每一個記憶單元可由一組相互垂直的字元線與位元線加以定址。傳統的字元線選擇列係用以啟動記憶單元，而位元線選擇欄係用以存取(即讀取或寫入)記憶單元。當字元線與位元線皆被啟動時，則代表選取了電性連接至字元線與位元線的記憶單元。
隨著半導體製程能力的提升，記憶單元之尺寸越做越小，連帶的總體記憶體陣列的尺寸也越做越小。然而，當記憶體陣列的面積縮小時，對於用來控制寫入或是讀取記憶體陣列資料的周邊電路，其面積相對於總面積的比例就會大幅提高。例如，用來驅動字元線的驅動電路係被安排在記憶陣列的周邊區域，該驅動電路位於字元線的尾端以接收電壓。其中，驅動電路的電晶體排列方式相較於記憶陣列內的記憶單元排列方式來說，電晶體的排列方式通常是非常寬鬆的。因而，隨著記憶體陣列尺寸的微縮，傳統的驅動電路占用整個記憶體電路的面積比率就大幅提高。
第1圖係習知反或型快閃記憶體之一區域字元線驅動器的電路圖。習知之每一區域字元線驅動器100包含一PMOS電晶體QA、一第一NMOS電晶體QB及一第二NMOS電晶體QC，該PMOS電晶體QA串聯耦接於第一NMOS電晶體QB，而第二NMOS電晶體QC並聯耦接於PMOS電晶體QA。PMOS電晶體QA之閘極係耦接至第一NMOS電晶體QB之閘極，並耦接至一控制端GN。PMOS電晶體QA之汲極係耦接至施加電壓之汲極控制端D，而源極則耦接至第一NMOS電晶體QB之汲極與第二NMOS電晶體QC之源極，並耦接至記憶體陣列之一區域字元線WL。第一NMOS電晶體QB之汲極端係耦接第二NMOS電晶體QC之源極，以及耦接該區域字元線WL。第一NMOS電晶體QB之源極則耦接至源極控制端S。第二NMOS電晶體QC之閘極則耦接另一控制端GP。利用此電路係可分別提供讀取、程式化或抹除偏壓至一字元線。
因此，習知利用三顆MOS電晶體來組成一區域字元線驅動器的方式會在整體電路中占用過多的面積。隨著記憶晶胞陣列尺寸的微縮化，占用過多面積的字元線驅動器是不被樂見的。
有鑑於習知技術的缺點，本發明之一目的在於提供一種區域字元線驅動器及其快閃記憶體陣列裝置，其可減少字元線驅動器於電路上占用的面積。
為達上述目的及其他目的，本發明提供之區域字元線驅動器其係用於驅動反或型快閃記憶體的記憶體陣列中一區段內之一區域字元線，該區域字元線驅動器具有之電晶體數量係為兩個，係由下列串聯之二電晶體組成：一第一電晶體，係為NMOS電晶體，其閘極端用於接收一全域字元線解碼器之第一控制訊號，其汲極端耦接一汲極控制端用於接收一汲極控制訊號，其源極端則耦接該區域字元線；及一第二電晶體，係為NMOS電晶體，其閘極端用於接收該全域字元線解碼器之第二控制訊號，其汲極端耦接該第一電晶體之源極端以及耦接該區域字元線，其源極端耦接一源極控制端用於接收一源極控制訊號；其中，該反或型快閃記憶體的記憶體陣列中，同一行上的每一區域字元線驅動器係共用該汲極控制端，亦即，同一行上，每一區域字元線驅動器之第一電晶體的汲極端皆耦接至同一汲極控制端。
於本發明之一實施例中，該全域字元線解碼器具有分別耦接該第一電晶體及該第二電晶體之一第一控制端及一第二控制端。
為達上述目的及其他目的，本發明之快閃記憶體陣列裝置，其包含：一記憶體陣列，係包含多個記憶單元，該等記憶單元區分為複數個區塊，每一區塊具有複數個區段，每一區段具有複數條區域字元線；複數個區域字元線驅動器，各耦接至對應之區域字元線，每一區域字元線驅動器具有之電晶體數量係為兩個，其係由串聯之一第一電晶體及一第二電晶體組成，且皆為NMOS電晶體，其中，同一行上，每一區域字元線驅動器之第一電晶體的汲極端皆耦接至同一汲極控制端；及複數個全域字元線解碼器，係對應於每一區段並各耦接至對應區段內之所有區域字元線驅動器。
於本發明之一實施例中，同一區塊內且同一行之相鄰兩區域字元線驅動器中，該第一電晶體及該第二電晶體排列之順序係為相反。
藉此，本發明將習知技術使用之電晶體數量減少為兩個，並利用電路上之特殊安排以縮小晶片尺寸(die size)並節省更多的面積來供記憶體單元使用。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明如後：
本發明中敘及之「行」於圖式中係指直向的方向，而敘及之「列」於圖式中係指橫向的方向。
首先請參閱第2圖，係本發明於一實施例中區域字元線驅動器之電路圖。該區域字元線驅動器200具有之電晶體數量係為兩個，即第2圖中之第一電晶體QD及第二電晶體QE，該二電晶體皆為NMOS電晶體且係以串聯之方式相互連接。
該第一電晶體QD，其閘極端用於接收一全域字元線解碼器(圖未式)之控制端GP所傳遞之第一控制訊號。其汲極端耦接一汲極控制端D，用於接收一汲極控制訊號。其源極端則耦接一區域字元線WL，用於提供讀取、程式化或抹除偏壓至該區域字元線WL。
同時，本發明於實施時，在反或型快閃記憶體的記憶體陣列中，於每一區段且同一行之區域字元線驅動器共用該汲極控制端D，其將於後續第3A及3B圖有詳細說明。
接下來將以表一說明本發明實施例中區域字元線驅動器在各種條件下之操作條件。
當區域字元線驅動器被選擇時，即(s)狀態，於讀取模式下Read(s)，控制端GP傳遞具有高電壓位準之第一控制訊號(VH)至第一電晶體QD之閘極端，以打開該第一電晶體QD，使得該汲極控制端D傳遞之汲極控制訊號(此時為Vread)可傳遞至該區域字元線WL，使對應之記憶體單元進行讀取程序。其中，讀取模式下，控制端GN傳遞至第二電晶體QE之第二控制訊號係為低電壓位準Vss，於串聯方式下，並不會打開該第二電晶體QE，因此，透過源極控制端S而施加於第二電晶體QE源極端之低電壓位準Vss就不會傳遞至該區域字元線WL。
同樣地，在區域字元線驅動器被選擇時，於編程模式下PGM(s)，控制端GP傳遞之具有高電壓位準之第一控制訊號(VHP)會打開該第一電晶體QD，使得該汲極控制端D傳遞之汲極控制訊號(此時為Vpp)可傳遞至該區域字元線WL，使對應之記憶體單元進行編程程序。而在抹除模式下ER(s)，控制端GP傳遞具有負電壓位準之第一控制訊號(Vng)至該第一電晶體QD之閘極端，控制端GN則傳遞具有低電壓位準之第二控制訊號(Vss)至該第二電晶體QE之閘極端，此二電晶體於本發明之串聯方式下，即可打開該第二電晶體QE，使得該源極控制端S傳遞之源極控制訊號(此時為Vng)可傳遞至該區域字元線WL，使對應之記憶體單元進行抹除程序。
當區域字元線驅動器未被選擇時，即(u)狀態，表中的一讀取模式Read(u)及一編程模式PGM(u)亦對該第一電晶體QD及第二電晶體QE施加相反於選擇模式下之不同位準之電壓，以控制區域字元線驅動器200施加於區域字元線WL之電壓訊號。其中，未被選擇時，表中之第二個讀取模式Read(u)可透過汲極控制端D傳遞之電壓訊號來控制區域字元線驅動器200之輸出。
於區域字元線驅動器未被選擇且位於抹除模式ER(u)下時，可使第一及第二電晶體QD、QE皆接收到相同之低電壓位準訊號Vss，使區域字元線驅動器200之輸出係為浮動(floating)。
表一之操作狀態僅為一種示例，仍有其他的操作狀態可應用於本發明之區域字元線驅動器中，並可達到相同之目的。例如：未被選擇且位於抹除模式下時，該源極控制端S傳遞之源極控制訊號可為浮動(floating)。
接著請同時參閱第3A及3B圖，係根據第2圖之區域字元線驅動器應用於整體字元線驅動器結構上的左部分及右部分之平面圖，其中整體字元線驅動器結構於圖式的表示上被分割為左部分及右部分，其拼合在一起即為整體之電路平面圖。整體字元線驅動器結構包含對應記憶體陣列中之記憶體單元之複數個區塊Block 1~k，每一區塊具有複數個區段Sector 11~jk(j,k N
)，而每一區段具有複數條字元線以及具有驅動該等字元線之複數個區域字元線驅動器200。同一行下之所有區段具有對應之全域字元線解碼器202j(j N
)，該全域字元線解碼器202j具有一第一控制端GP與一第二控制端GN，以分別送出第一控制訊號及第二控制訊號至相耦接之第一電晶體QD及第二電晶體QE(請同時參閱第2圖)。同時，參閱圖式可知，同一行(例如：行11)上之區域字元線驅動器200的第一電晶體QD的汲極端皆耦接至同一汲極控制端D(例如：D11)，亦即，該汲極控制端D之控制線會橫跨記憶體陣列並驅動位於同一行之區域字元線驅動器200。
於一實施例中，該全域字元線解碼器202j係包含一第一驅動器202a與一第二驅動器202b，並分別對應該第一控制端GP與該第二控制端GN。第一驅動器202a受一外部信號VP所控制，而第二驅動器202b係可為一反向器(inverter)。每一全域字元線解碼器202j係由對應之解碼訊號DECj(j N
)所控制，並藉由第一驅動器202a與第二驅動器202b輸出特定電壓(請參閱表一)予第一電晶體QD及第二電晶體QE。
於第3A及3B圖之實施例中，在一區塊內，由於同一行(例如：行11)上之區域字元線驅動器200的第一電晶體QD的汲極端皆耦接至同一汲極控制端D(例如：D11)。因此，同一區塊內且同一行之相鄰兩區域字元線驅動器中，第一電晶體QD及第二電晶體QE排列之順序係恰好相反(請參閱第3A及3B圖)，同樣地，對應之第一驅動器202a與第二驅動器202b亦為如此，如此可減少電路面積。如第3A及3B圖所示，相鄰二區段(如sector 21及sector 31)間係分別共用汲極控制端D11、D12、D1n、Dk1、Dk2、Dkn等。
此外，在編程模式下，由於區域字元線需要之電壓接近10伏特，而第一電晶體QD的導通(以將汲極控制端之電壓減去電晶體內之臨限電壓值Vth
後傳遞至字元線)需要使閘極端接收之電壓(由該外部信號VP的電壓而來)大於汲極控制端之電壓，為了盡量最小化該外部信號VP的電壓，每一局部字源線驅動器中之第一電晶體會採用具有較低臨限電壓值之電晶體。
綜上所述，本發明於一局部字源線驅動器中使用之電晶體數量及種類僅為兩個NMOS電晶體，其可縮小晶片尺寸(die size)以及節省更多的面積來供記憶體單元使用。
本發明在上文中已以較佳實例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以申請專利範圍所界定者為準。
100．．．區域字元線驅動器
102．．．全域字元線解碼器
200．．．區域字元線驅動器
202a．．．第一驅動器
202b．．．第二驅動器
202j(j N
)．．．全域字元線解碼器
QA．．．PMOS電晶體
QB．．．第一NMOS電晶體
QC．．．第二NMOS電晶體
QD．．．第一電晶體
QE．．．第二電晶體
Dkn(k,n N
)．．．汲極控制端
GN．．．控制端
GP．．．控制端
Sjk(j,k N
)．．．源極控制端
WLjkn(j,k,n N
)．．．區域字元線
VP．．．外部信號
Block 1~k．．．區塊
Sector jk(j,k N
)．．．區段
DECj(j N
)．．．解碼訊號
第1圖為習知反或型快閃記憶體之一區域字元線驅動器的電路圖。
第2圖為本發明於一實施例中區域字元線驅動器之電路圖。
第3A圖為根據第2圖之區域字元線驅動器應用於整體字元線驅動器結構上的左部分平面圖。
第3B圖為根據第2圖之區域字元線驅動器應用於整體字元線驅動器結構上的右部分平面圖。
200．．．區域字元線驅動器
202a．．．第一驅動器
202b．．．第二驅動器
202j(j N
)．．．全域字元線解碼器
QD．．．第一電晶體
QE．．．第二電晶體
D1n(n N
)．．．汲極控制端
GN．．．控制端
GP．．．控制端
Sj1(j N
)．．．源極控制端
WLj1n(j,n N
)．．．區域字元線
Block 1．．．區塊
Sector j1(j N
)．．．區段
DEC j(j N
)．．．解碼訊號
VP．．．外部信號
Claims (5)
- 一種區域字元線驅動器，其係用於驅動反或型快閃記憶體的記憶體陣列中一區段內之一區域字元線，該區域字元線驅動器具有之電晶體數量係為兩個，係由下列串聯之二電晶體組成：一第一電晶體，係為NMOS電晶體，其閘極端用於接收一全域字元線解碼器之第一控制訊號，其汲極端耦接一汲極控制端用於接收一汲極控制訊號，其源極端則耦接該區域字元線；及一第二電晶體，係為NMOS電晶體，其閘極端用於接收該全域字元線解碼器之第二控制訊號，其汲極端耦接該第一電晶體之源極端以及耦接該區域字元線，其源極端耦接一源極控制端用於接收一源極控制訊號；其中，該反或型快閃記憶體的記憶體陣列中，同一行上的每一區域字元線驅動器係共用該汲極控制端，該第一電晶體及該第二電晶體串聯之方向係垂直於該區域字元線。
- 如申請專利範圍第1項所述之區域字元線驅動器，其中該全域字元線解碼器具有分別耦接該第一電晶體及該第二電晶體之一第一控制端及一第二控制端。
- 一種快閃記憶體陣列裝置，其包含：一記憶體陣列，係包含多個記憶單元，該等記憶單元區分為複數個區塊，每一區塊具有複數個區段，每一區段具有複數條區域字元線； 複數個區域字元線驅動器，各耦接至對應之區域字元線，每一區域字元線驅動器具有之電晶體數量係為兩個，其係由串聯之一第一電晶體及一第二電晶體組成，且皆為NMOS電晶體，其中，同一行上，每一區域字元線驅動器之第一電晶體的汲極端皆耦接至同一汲極控制端；及複數個全域字元線解碼器，係對應於每一區段並各耦接至對應區段內之所有區域字元線驅動器，其中，該第一電晶體及該第二電晶體串聯之方向係垂直於對應之區域字元線。
- 如申請專利範圍第3項所述之快閃記憶體陣列裝置，其中，於每一區域字元線驅動器中：該第一電晶體，其閘極端用於接收對應之全域字元線解碼器之第一控制訊號，其汲極端耦接該汲極控制端，其源極端則耦接對應之區域字元線；及該第二電晶體，其閘極端用於接收對應之全域字元線解碼器之第二控制訊號，其汲極端耦接該第一電晶體之源極端以及耦接對應之區域字元線，其源極端耦接一源極控制端。
- 如申請專利範圍第4項所述之快閃記憶體陣列裝置，同一區塊內且同一行之相鄰兩區域字元線驅動器中，該第一電晶體及該第二電晶體排列之順序係為相反。
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Family Applications (1)
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