CN101853700A - 或非快闪存储器及其字线驱动器电路 - Google Patents

或非快闪存储器及其字线驱动器电路 Download PDF

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Abstract

本发明揭示一种或非快闪存储器的字线驱动器，其与存储器阵列耦接，存储器阵列具有若干组成为多个区段的存储器单元，且各区段具有与多个局部字线组合的主字线。该各局部字线分别经由局部字线驱动电路与该主字线耦接，该局部字线驱动电路主要由一第一MOS(金属氧化物半导体)晶体管以及第二MOS(金属氧化物半导体)晶体管所组成，该第一MOS(金属氧化物半导体)晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二MOS(金属氧化物半导体)晶体管耦接于其对应的该局部字线以及第一偏压端之间。

Description

或非快闪存储器及其字线驱动器电路
本申请是申请日为2007年3月13日、申请号为200710086331.1、发明名称为“或非快闪存储器的字线驱动器”的发明专利申请的分案申请。
技术领域
本发明关于一种半导体存储器，尤指一种快闪存储器的字线驱动器改进设计。
背景技术
最被广泛使用于半导体集成电路以及非易失性存储器的存储器阵列结构为NOR(或非)型。在此类型结构之中，同为一列的存储器单元的栅极端为共连，同为一行的存储器单元的漏极端为共连，而其源极端为在一区段内的所有单元所共享。图1揭示美国专利公告第6515911号所描述常规的NOR型阵列图，其每一存储器单元位置通过一选择的行以及一选择的列所决定，故选择的行以及选择的列的交会处即为存储器单元的位置。每一存储器单元均包含有漏极端、源极端以及浮栅端，如常规技术所述，其源极端、漏极端以及栅极端根据执行读取、编程或是擦除的操作来施加偏压。
非易失性存储器其中之一的特征就是能够将储存于其内的数据进行群组擦除，而擦除过程是唯一需要在源极端施加偏压的过程，由于所有存储器单元的源极端为共连，因此单元可以被单独的写入或是读取，但是必为同时地被擦除。
特别是快闪存储器，其擦除过程是经由多个个区段来完成，且所有源极端(线)共连的存储器单元必定同时被擦除。在非易失性存储器阵列内，各区段可被组织成多个列或多个行的型式。在列型的组织中，区段的大小由其包含的列的数量来决定，且此类存储器装置的结构根据较佳的电路使用面积、效率以及可靠度来设计出适合的区段数量及大小。
由于漏极应力(drain stress)的关系，通常单一位线是无法被所有的区段所共用，因此，各区段均被配置包含有一多个行的特别群组，即为局部字线(localbit line)。区域字线经由传递栅(pass gate)与独立的主位线(main bit line)连接，各区段亦配置有一传递晶体管的局部群组，其通常是位于位址区段内，且均保持关闭的状态。因此，其他区段的单元并不会透过漏极应力(drain stress)而互相影响。
图2同为美国专利公告第6515911号中揭示常规的电路图，其为一非易失性存储器阵列的常规结构，且其区段被组织成列型。存储器阵列中的列实际上是由多晶硅条所形成，其与同为一列单元的所有栅极端互连。此结构包含有多个区段，且各区段均具有相关的列解码器，而全体行解码器亦于此被提供。此类的结构会因为对每一区段提供一列解码器以及多个局部行解码器来避免漏极应力的现象，而占据非常多的电路面积。
图3亦同为美国专利公告第6515911号中揭示常规的电路图，其将非易失性存储器阵列组织为行型。在此结构中，所有区段内各列的行方向为共连，可使各位线的寄生电容相对较低，由此在读取存储器内容时，提供较佳的助益。此外，列的解码可为数个区段所共用，可节省电路的面积。虽然此结构具有几项优点，但其主要缺点为每次在一单元定址时，位于同一列上的其他单元亦会被施加偏压，造成所谓的栅极应力(gate stress)。
有鉴于常规结构的缺憾，美国专利公告第6515911号提出了一种阶层式(hierarchical)的列解码方式，在其一实施例中，阐述了一种可实现列解码的阶层式方式的电路装置，并可应用于具有存储器单元阵列且其区段组织成行型的非易失性半导体存储装置。存储器的每一区段均具有一区域字线的特定群组，其均独立的与所有列共连区段的主字线连接。在美国专利公告第6515911号中描述了一种三晶体管结构来实现阶层式(hierarchical)的列解码。
当驱动器周边晶体管在设计时，因为必须要能够承受后续偏压的施加而无法与单元尺寸成比例的缩小来降低其尺寸时，用于NOR结构列解码器的字线驱动器设计显得愈来愈重要。因此，当单元尺寸缩小时，字线驱动器将占据整体电路中非常大的布局(layouy)面积。尽管美国专利公告第6515911号所述的阶层式(hierarchical)的列解码方式具有数项优点，但亦会占据非常多受重视的面积，因此难以堪称实用。
有鉴于上述字线驱动器的缺憾，本发明人有感其未至臻完善，遂竭尽心智，悉心研究克服，凭从事该项产业多年的经验累积，进而研发出一种或非快闪存储器的字线驱动器，以达到缩小尺寸的功效。
发明内容
由是，本发明的主要目的，即在于提供一种或非快闪存储器的字线驱动器，可达到缩小尺寸的功效者。
为达上述目的，本发明的技术实现如下：
本发明揭示一种非易失性存储器装置，包含一存储器阵列，存储器阵列具有若干组成为多个区段的存储器单元，且各区段具有一与多个局部字线组合的主字线。该各局部字线分别经由一局部字线驱动电路与该主字线耦接，该局部字线驱动电路主要由第一MOS(金属氧化物半导体)晶体管以及第二MOS(金属氧化物半导体)晶体管所组成，该第一MOS(金属氧化物半导体)晶体管耦接于其对应的该主字线以及该局部字线之间，且该第二MOS(金属氧化物半导体)晶体管耦接于其对应的该局部字线以及一第一偏压端之间。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1为美国专利公告第6515911号所描述常规的NOR型阵列图。
图2为美国专利公告第6515911号中揭示常规的一电路图。
图3为美国专利公告第6515911号中揭示常规的一电路图。
图4为本发明二晶体管字线驱动器的实施例图。
图5为本发明二晶体管字线驱动器的另一实施例图。
图6为本发明平行式快闪存储器装置的字线驱动器组织方块图。
图7为本发明串列式快闪存储器装置的字线驱动器组织方块图。
图8为平行式快闪存储器单元阵列与串列式快闪存储器单元阵列的比较图。
图9为本发明施加偏压的示意图。
附图标记说明
10字线驱动器
10A字线驱动器
M1-M4晶体管
具体实施方式
字线驱动器电路用以提升被选到字线的电压至一目标电压，亦可提供被选到单元的位址的最后解码，且每一字线均伴随着有一字线驱动器电路。随着布局以及工艺技术的改进，存储器阵列中的单元间距被布局得更加细窄，而当字线也愈来愈靠近的同时，字线驱动器电路的尺寸亦可以随之缩小。本发明字线驱动器的设计通过限制字线驱动器内的操作元件数量来缩小其尺寸，而在本发明中所揭示的偏压状态为本发明的字线驱动器操作能力的一例。
图8为平行式(parallel)快闪存储器单元阵列与串列式(serial)快闪存储器单元阵列的比较图，如图所示：在平行式(parallel)快闪存储器单元阵列中，各区段并没有共用一P阱，各区段通常被分成64千位元组(KB)个部份，且擦除过程经由区段来执行。在串列式(serial)快闪存储器单元阵列中，其阵列被组织成多个区块，每一区块含有16个区段，且每一区段具有4千位组(KB)的存储器容量，而每一区块内的各区段共用一P阱，但与其他区块的P阱则并未共用。
图6为本发明平行式快闪存储器装置的字线驱动器组织方块图，如图所示：虽然图中仅显示二区块(0，1)，但众所周知，一般平行式快闪存储器包含有16个区段(8MB，即800万位组)、32个区段(16MB)、64个区段(32MB)、128(64MB)或是256个区段(128MB)，且每一区段包含64千位元组(KB)的存储器容量，并经由16条主字线(main word line)MWLn[0:15]施加偏压。每一条主字线分别经由其对应的16个局部字线驱动器wldrv[0:15]而与16条局部字线(local word line)LWLn依序耦接，故每一区段均含有256条局部字线LWLn[0:255]。
图7为本发明串列式快闪存储器装置的字线驱动器组织方块图，如图所示：虽然图中仅显示二区块(0，1)，但众所周知，一般串列式快闪存储器装置包含有16个区块，每一区块包含64千位组(KB)的存储器容量，而区块内的各区段分别经由其对应的16条主字线MWLn[0:15]来进行存取的操作，且每一区段包含4千位组(KB)的存储器容量。每一条主字线分别经由其对应的16个局部字线驱动器wldrv[0:15]而与16条局部字线(local word line)LWLn依序耦接，故每一区块均含有256条局部字线LWLn[0:255]。
图4与图5为本发明利用两个晶体管组成字线驱动器，并应用于非易失性或非型快闪存储器阵列区段组织成行型或其他型式的实施电路图，如图所示：本发明的两个晶体管字线驱动器特别适合于连接存储器阵列结构来使用，而此存储器阵列的每一区段均包含有一主字线以及多个局部字线，且各区段分别经由如图4或图5中的字线驱动器10、10A而与主字线耦接。
对NMOS单元的结构而言，在擦除过程中，P阱的偏压会被拉升，而被选择到的字线会被施加负电压。对串列式快闪存储器而言，在进行区段擦除(同相对的区块擦除)时，在被选择到区块内的未被选择区段，会经由被选择到区段且与其共连的单元的P阱偏压而遭受擦除干扰，而本发明着重于降低此擦除干扰。
图4揭示本发明两个晶体管字线驱动器10的实施例图，与常规技术很类似地，本发明的每一局部字线包含2048个NOR(或非)单元。供每条局部字线使用的字线驱动器10主要由两个MOS晶体管M1、M2所组成，而多个局部字线分别共用一条由信号MWLn[m]施加偏压的主字线。晶体管M1为PMOS晶体管，其源极端耦接信号MWLn[m]，其漏极端耦接至NMOS晶体管M2的漏极端，且此耦接的漏极端可分别提供读取、编程或是擦除偏压LWLn[m]至各局部字线。NMOS晶体管M2的源极端耦接于偏压信号VNEG[n]，而NMOS晶体管M2与PMOS晶体管M1的本体(bulk)各自与其源极端耦接。晶体管M1的栅极端接收控制信号GMn[m]，而晶体管M2的栅极端接收控制信号GNn[m]。
本发明实施例在编程期间时，未被选择的局部字线被施加0V(伏特)的偏压，甚至是被施加负电压，如-0.5V或-1.0V，用以降低未被选择单元共用位线的漏电流机会。
下列表中揭示当本发明字线驱动器10应用于平行式快闪存储器的一区段一区段擦除时的操作偏压状态，且存储器的各区段并未共用P阱(参阅图8)。下列表中揭示三种偏压状态：(a)局部字线LWL0[0]被读取时，(b)局部字线LWL0[0]被编程时，以及(c)区段0被擦除时。
  读取   编程-1   编程-2   区段擦除   软编程-1   软编程-2
  MWL0[0]   5V   8V   8V   0V   VCC   VCC
  MWL0[1:15]   0V   0V   -0.5V   0V   VCC   VCC
  MWLn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC
  GM0[0]   -2V   -2V   8V→0V   0V   VCC   VCC
  GN0[0]   0V   0V   8V→0V   0V   VCC   VCC
  GM0[1:15]   5V   8V   8V   0V   VCC   VCC
  GN0[1:15]   5V   8V   8V   0V   VCC   VCC
  GMn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC
  GNn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC
  VNEG[0]   0V   0V   -0.5V   -7.5V   -0.5V   0V
  VNEG[n]   0V   0V   0V   0V   0V   0V
  LWL0[0]   5V   8V   8V   -7.5V   -0.5V   0V
  LWL0[1:15]   0V   0V   -0.5V   -7.5V   -0.5V   0V
  读取   编程-1   编程-2   区段擦除   软编程-1   软编程-2
  LWL0[16:255]   0V   0V   -0.5V   -7.5V   -0.5V   0V
  LWLn[0:255]   0V   0V   0V   0V   0V   0V
下列表中揭示当本发明字线驱动器10应用于平行式快闪存储器(如图6)以及串列式快闪存储器(如图7)的操作偏压状态。此外，下列表中的区块擦除状态可应用于串列式快闪存储器的区块擦除或是平行式快闪存储器的区段擦除，而区段擦除状态则可应用于串列式快闪存储器的区段擦除。
  读取   编程-1   编程-2   区块擦除   区段擦除   软编程-1   软编程-2
  MWL0[0]   5V   8V   8V   -7.5V   -7.5V   VCC   VCC
  MWL0[1:15]   0V   0V   -0.5V   -7.5V   2.5V   VCC   VCC
  MWLn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  GM0[0]   -2V   -2V   8V→0V   -10V   -10V   VCC   VCC
  GN0[0]   0V   0V   8V→0V   -10V   -10V   VCC   VCC
  GM0[1:15]   5V   8V   8V   -10V   -10V   VCC   VCC
  GN0[1:15]   5V   8V   8V   -10V   -10V   VCC   VCC
  GMn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  GNn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  VNEG[0]   0V   0V   -0.5V   -7.5V   -7.5V   -0.5V   0V
  VNEG[n]   0V   0V   0V   0V   0V   0V   0V
  LWL0[0]   5V   8V   8V   -7.5V   -75V   -0.5V   0V
  读取   编程-1   编程-2   区块擦除   区段擦除   软编程-1   软编程-2
  LWL0[1:15]   0V   0V   -0.5V   -7.5V   -7.5V   -0.5V   0V
  LWL0[16:255]   0V   0V   -0.5V   -7.5V   2.5V   -0.5V   0V
  LWLn[0:255]   0V   0V   0V   0V   0V   0V   0V
上列二表揭示两种被称为编程-1以及编程-2的交替的编程状态，软编程状态亦被揭示。在局部字线LWL0[0]的编程期间，未被选择的字线(LWL0[1:255]以及LWLn[0:255])被施加0V(接地)的偏压(编程-1的状态)。在编程-2的状态时，被选择到的区段0的局部字线LWL0[1:255]被施加如-0.5V或-1.0V的负电压，用以降低未被选择字线中共用位线单元的漏电流机会。对GM0[0]以及GN0[0]来说，“8V→0V”代表一开始的8V用于传递-0.5V至所有的字线，随后变成0V则代表传递8V至被选择到的字线，而上述的状态假设NMOS晶体管的的临限电压大于0.5V而言。
在上述表中，除了主字线MWL0[1:15]及其相关的局部字线LWL0[16:255]的偏压外，串列式快闪存储器的区块擦除与串列式快闪存储器的区段擦除所施加的偏压均为相同。在串列式快闪存储器进行区段擦除的期间，未被选择的区段于其字线上施加如2.5V的正电压，用以降低擦除干扰，而NOR单元的P阱一般则会被施加6V到8V的电压。字线上的正偏压可降低从P阱到未选择字线的电压降，因此可降低擦除干扰。
众所周知，软编程具有在擦除过程的后修正过度擦除单元的功能，在软编程的过程中，字线电压并不会被设定在8V，而是会被设定在0V或是如-0.5V或-1.0V的负电压。
由于在擦除以及当编程-2以及软编程-1的偏压状态均利用负电压信号VNEG，因此NMOS晶体管M2最好为具有三阱(triple well)的NMOS晶体管，且此NMOS晶体管的本体必需施被加最大的负偏压。若欲使用一般的NMOS晶体管，则其本体必须为P型且其电位为VSS。
此外，由于进行擦除时所施加的负电压信号VNEG已经达到-7.5V的电压而使PMOS晶体管M1被施加-10V的电压，因此可能会使PMOS晶体管M1内的接合面或氧化层因为此应力而造成损坏，故可于同一区段内的2组字线驱动器间耦接NMOS晶体管，使负电压信号VNEG经由此NMOS晶体管输入后再传输至NMOS晶体管M2，随后再传输至字线。如此一来，PMOS晶体管M1仅需要施加0V的偏压即可，避免因为施加过大的负电压所造成的应力冲击。
图5揭示本发明二晶体管字线驱动器10A应用于平行式快闪存储器(如图6)以及串列式快闪存储器(如图7)的的实施例图，如图所示：本发明供每条局部字线LWLn[m]使用的字线驱动器10A主要由两个MOS晶体管M3、M4所组成，其耦接于其各自的主字线(MWLn[m])以及标示为VNEG[n]的端点之间。
下列表中揭示图5施加偏压的状态，此偏压状态可应用于使用本发明双NOMS字线驱动器10A的串列式以及平行式快闪存储器阵列。此外，下列表中的区块擦除状态可应用于串列式快闪存储器的区块擦除或是平行式快闪存储器的区段擦除，而区段擦除状态则可应用于串列式快闪存储器的区段擦除。在此处编程的过程中，会将未被选择的局部字线(LWL0[1:255]以及LWLn[0:255])设定为0V或是如-05.V或-1.0V的负电压。
  读取   编程-1   编程-2   区块擦除   区段擦除   软编程-1   软编程-2
  MWL0[0]   5V   8V   8V   -7.5V   -7.5V   -0.5V   0V
  MWL0[1:15]   0V   0V   -0.5V   -7.5V   2.5V   -0.5V   0V
  MWLn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  GM0[0]   8V   10.5V   10.5V   5V   5V   0V   0V
  GN0[0]   0V   0V   -0.5V   -7.5V   -7.5V   8V   8V
  GM0[1:15]   0V   0V   0V   5V   5V   0V   0V
  GN0[1:15]   5V   8V   8V   -7.5V   -7.5V   8V   8V
  GMn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  GNn[0:15]   VCC   VCC   VCC   VCC   VCC   VCC   VCC
  VNEG[0]   0V   0V   -0.5V   -7.5V   -7.5V   -0.5V   0V
  VNEG[n]   0V   0V   0V   0V   0V   0V   0V
  LWL0[0]   5V   8V   8V   -7.5V   -7.5V   -0.5V   0V
  LWL0[1:15]   0V   0V   -0.5V   -7.5V   -7.5V   -0.5V   0V
  LWL0[16:255]   0V   0V   -0.5V   -7.5V   2.5V   -0.5V   0V
  LWLn[0:255]   0V   0V   0V   0V   0V   0V   0V
在图9中，若快闪存储器单元需要15V来进行擦除时，则串列式快闪存储器中一区段一区段的擦除(同相对的一区块一区块擦除)会对未被选择的区段造成10V的接面偏压及5V的P阱干扰，而未被选择区段的局部字线电压则取决于接面偏压以及P阱干扰之间的关系。若单元仅需要低电压即可进行擦除，接面偏压造成的P阱干扰就会降低。若此为重点，则单元的控制栅接与浮置栅极间的耦合因子愈高以及穿隧氧化层(tunnel oxide)的厚度愈薄，擦除电压则会愈低。这种方式亦适用于字线驱动器10、10A。
与常规利用三个或三个以上晶体管所组成的字线驱动器比较起来，本发明利用两个晶体管所组成的字线驱动器确实节省了非常大的布局面积。在编程期间，NMOS晶体管的栅极端被施加10.5V的偏压GM0[0]，此偏压大于主字线电压MWL0[0](通常为8V)，因此，全部的主字线电压均可以被传递至局部字线。NMOS晶体管M3的临限电压为Vth，局部字线LWL0[0]会根据主字线的电压而被施加最大为GM0[0]减去Vth的偏压。若主字线电压小于此偏压的最大值，则全部的电压都可以被传递至局部字线。故偏压GM0[0]必须至少是Vth加MWL0[0](主字线电压)以上，但这对PMOS晶体管被选到用来传递电压时，并没有类似的问题。PMOS晶体管的栅极端被施加-2V的负偏压GM0[0]或是接地电压，用以传递全部的主字线电压。在双NMOS晶体管的实施例中，一分离的电压电路用以提供一超过主字线电压值的电压信号，但此电压信号为一全体的信号。常规技术中亦揭露非常多种的电路来提供上述的电压信号，故于此不再详述。就像其他高于VCC的电压，此电压信号可经由电荷泵以及调整器电路来产生，如美国公告第5793679号专利以及美国公开第20050207236号专利均是。
显然地，本发明的字线驱动器为被组织成具有NOR单元以及其他电路元件(包含控制逻辑、位址解码电路、列及行解码器或一般其他类似的模块)的集成电路。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，如本发明的字线驱动器可用于串列式、平行式以及其他种类的非易失性存储器，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (21)

1.一种NOR快闪存储器包括：
具有多个存储器单元的存储器阵列，其中所述多个存储器单元被组成为多个区段，每个区段具有多个局部字线、与该多个局部字线组合的主字线，以及多个仅有两个晶体管的局部字线驱动器电路，所述多个局部字线的每个局部字线通过所述多个仅有两个晶体管的局部字线驱动器电路中的一个被耦接到所述主字线，所述仅有两个晶体管的局部字线驱动器电路的每个具有耦接在所述主字线和所述局部字线之间的第一MOS晶体管以及耦接在所述局部字线和第一偏压端之间的第二MOS晶体管，
其中在选择的区段的编程操作过程中，所述第一偏压端被设定在负电压。
2.如权利要求1所述的NOR快闪存储器，其中所述第一偏压端与每个所述区段中的仅有两个晶体管的局部字线驱动器共连。
3.如权利要求1所述的NOR快闪存储器，其中所述第二MOS晶体管是NMOS晶体管。
4.如权利要求3所述的NOR快闪存储器，其中所述NMOS晶体管是具有三阱的晶体管。
5.如权利要求1所述的NOR快闪存储器，其中所述第一MOS晶体管是PMOS晶体管。
6.如权利要求3所述的NOR快闪存储器，其中所述第一MOS晶体管是NMOS晶体管。
7.如权利要求6所述的NOR快闪存储器，其中所述NMOS晶体管是具有三阱的晶体管。
8.如权利要求1所述的NOR快闪存储器，其中在擦除操作过程中，所述第一偏压端被设定为接地电势。
9.如权利要求1所述的NOR快闪存储器，其中在所述选择的区段的编程操作过程中，所述选择的区段的仅有两个晶体管的局部字线驱动器电路的晶体管被偏压以使来自所述选择的区段的取消选择的局部字线被施加所述负电压。
10.如权利要求1所述的NOR快闪存储器，其中所述晶体管被偏压以使在擦除过程中，非选择的区段的局部字线被施加正电压。
11.如权利要求1所述的NOR快闪存储器，其中所述存储器设备是SPI系列的快闪存储器设备。
12.如权利要求1所述的NOR快闪存储器，其中所述第二MOS晶体管的主体端被电耦接到所述第一偏压端。
13.如权利要求1所述的NOR快闪存储器，其中所述存储器阵列是以多个存储器块组成的NOR型的存储器单元的系列的快闪阵列并且每个所述块包含多个所述区段。
14.一种用于阶层式的存储器的仅有两个晶体管的字线驱动器电路包括：
仅有两个MOS的晶体管；将主字线耦接到多个局部字线的一个字线的所述仅有两个MOS的晶体管的第一MOS晶体管，所述第一MOS晶体管被选择性地偏压以使第一电压从所述主字线传到所述一个局部字线；以及将所述一个局部字线耦接到偏压端的所述仅有两个MOS的晶体管的第二MOS晶体管，所述第二MOS晶体管被选择性地偏压以使第二电压从所述偏压端传到所述一个局部字线，
其中在编程操作过程中，所述偏压端被设定在负电压。
15.如权利要求14所述的仅有两个晶体管的字线驱动器电路，其中所述第一和第二MOS晶体管是NMOS晶体管。
16.如权利要求15所述的仅有两个晶体管的字线驱动器电路，其中所述NMOS晶体管是具有三阱的晶体管。
17.如权利要求16所述的仅有两个晶体管的字线驱动器电路，其中所述第一偏压端是接地端。
18.如权利要求14所述的仅有两个晶体管的字线驱动器电路，其中所述第一MOS晶体管是PMOS晶体管并且所述第二MOS晶体管是NMOS晶体管。
19.如权利要求14所述的仅有两个晶体管的字线驱动器电路，其中在所述选择的区段的编程操作过程中，所述选择的区段的仅有两个晶体管的字线驱动器电路的晶体管被偏压以使来自所述选择的区段的取消选择的局部字线被施加所述负电压。
20.如权利要求14所述的仅有两个晶体管的字线驱动器电路，其中所述晶体管被偏压以使在所述擦除过程中，非选择的区段的局部字线被施加正电压。
21.如权利要求14所述的仅有两个晶体管的字线驱动器电路，其中所述第二MOS晶体管的主体端被电耦接到所述第一偏压端。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646449A (zh) * 2011-02-17 2012-08-22 宜扬科技股份有限公司 区域字元线驱动器及其闪存数组装置
TWI470634B (zh) * 2010-12-24 2015-01-21 Eon Silicon Solution Inc Area character line driver and its flash memory array device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181955A1 (en) * 2005-02-16 2006-08-17 Renesas Technology Corp. Semiconductor integrated circuit device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
KR100253277B1 (ko) * 1997-02-19 2000-05-01 김영환 계층적워드라인구조
EP0991075B1 (en) * 1998-09-30 2004-05-06 STMicroelectronics S.r.l. Circuit device for providing a hierarchical row decoding in semiconductor memory devices
WO2000034956A1 (en) * 1998-12-04 2000-06-15 Macronix International Co., Ltd. Enhanced word line driver to reduce gate capacitance for low voltage applications
IT1318158B1 (it) * 2000-07-13 2003-07-23 St Microelectronics Srl Dispositivo circuitale per effettuare una decodifica gerarchica diriga in dispositivi di memoria non-volatile.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181955A1 (en) * 2005-02-16 2006-08-17 Renesas Technology Corp. Semiconductor integrated circuit device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470634B (zh) * 2010-12-24 2015-01-21 Eon Silicon Solution Inc Area character line driver and its flash memory array device
CN102646449A (zh) * 2011-02-17 2012-08-22 宜扬科技股份有限公司 区域字元线驱动器及其闪存数组装置
CN102646449B (zh) * 2011-02-17 2016-03-23 宜扬科技股份有限公司 区域字元线驱动器及其闪存阵列装置

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