CN107086052B - 闪速存储器 - Google Patents

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Abstract

本发明提供一种闪速存储器。为了降低制造成本，该闪速存储器包括：存储器单元阵列，由以矩阵形状布置的多个存储器单元形成；多条字线，设置在所述存储器单元阵列的各列中；第一字线驱动器，向各条字线输出第一电压组；以及第二字线驱动器，与所述第一字线驱动器一起向各条字线输出第二电压组。

Description

闪速存储器
相关申请的交叉引用
于2016年2月16日提交的日本专利申请No.2016-026690的公开，包括说明书、附图和摘要，整体以引用方式并入本文。
技术领域
本发明涉及闪速存储器，例如，一种适合于降低制造成本的闪速存储器。
背景技术
在闪速存储器中，必须对存储器单元施加高压以便重写存储在存储器单元中的数据。因此，必须利用具有足以承受高压的耐压的MOS晶体管(高击穿电压晶体管)来形成诸如用于驱动高压的字线驱动器的外围电路。
发明内容
当形成使用高击穿电压的字线驱动器时，与形成大部分外围电路中所使用的低击穿电压晶体管的工艺分离地，安装有闪速存储器的半导体器件的制造工艺需要形成高击穿电压晶体管的工艺。因此，存在诸如在形成使用高击穿电压晶体管的字线驱动器的方法中制造成本增加的问题。根据闪速存储器的面积占据半导体器件的芯片面积的比率减小，制造成本的增加变得显著。其它问题和新颖特征将从说明书和附图的描述显而易见。
根据一个实施方式，一种闪速存储器包括：存储器单元阵列，其由以矩阵形状布置的多个存储器单元形成；多条字线，其被设置在存储器单元阵列的各列中；第一字线驱动器，其向各条字线输出第一电压组；以及第二字线驱动器，其与第一字线驱动器一起向各条字线输出第二电压组。
根据该实施方式，可提供一种能够降低制造成本的闪速存储器。
附图说明
图1是示出根据第一实施方式的闪速存储器的构成示例的示图。
图2是示出图1所示的闪速存储器的各个操作模式下的电压施加状态的示图。
图3是示出在图1所示的闪速存储器中在数据擦除(擦除)的时候的电压施加状态的示图。
图4是示出在图1所示的闪速存储器中在数据写入(编程)的时候的电压施加状态的示图。
图5是示出在图1所示的闪速存储器中在数据读取(读取)的时候的电压施加状态的示图。
图6是示出在图1所示的闪速存储器中一侧的字线驱动器的一部分的具体构成示例的示图。
图7是示出在图1所示的闪速存储器中一侧的字线驱动器的一部分的修改示例的示图。
图8是示出根据第二实施方式的闪速存储器的构成示例的示图。
图9是示出在图8所示的闪速存储器中在数据擦除的时候的电压施加状态的示图。
图10是示出在图8所示的闪速存储器中在数据写入的时候的电压施加状态的示图。
图11是示出在图8所示的闪速存储器中在数据读取的时候的电压施加状态的示图。
图12是示出在图8所示的闪速存储器中在数据擦除的时候的其他电压施加状态的示图。
图13是示出根据第三实施方式的闪速存储器的构成示例的示图。
图14是示出在图13所示的闪速存储器中在数据擦除的时候的电压施加状态的示图。
图15是示出在图13所示的闪速存储器中在数据写入的时候的电压施加状态的示图。
图16是示出在图13所示的闪速存储器中在数据读取的时候的电压施加状态的示图。
图17是示出根据第四实施方式的闪速存储器的构成示例的示图。
图18是示出在图17所示的闪速存储器中在数据擦除的时候的电压施加状态的示图。
图19是示出在图17所示的闪速存储器中在数据写入的时候的电压施加状态的示图。
图20是示出在图17所示的闪速存储器中在数据读取的时候的电压施加状态的示图。
图21是示出根据得出所述实施方式之前的构思的闪速存储器的构成示例的示图。
图22是示出在图21所示的闪速存储器中在各个操作模式下的电压施加状态的示图。
图23是示出在图21所示的闪速存储器中在数据擦除的时候的电压施加状态的示图。
具体实施方式
以下，参照附图，将描述实施方式。尽管附图简单；实施方式的技术范围不应仅因为附图的简单描述而狭窄地解释。相同的标号被赋予相同的元件，其重复的描述被省略。
如果为了方便起见需要的话，以下实施方式将被分成多个部分或形式来描述；除非另外指明，否则它们彼此相关，并且在作为详细和补充描述的修改示例或应用示例的部分或整体中彼此相关。另外，在涉及元件的数目(包括件、数值、量和范围)的情况下，在以下实施方式中，该数目不限于指定的数目，而是可比指定的数目更多或更少，除非具体地指明并且除非在原理上明显地限制为指定的数目。
另外，在以下实施方式中，组成元件(包括操作步骤)不总是必要的，除非具体地指明并且除非在原理上明显地被认为是强制的。类似地，在以下实施方式中，当涉及组成元件的形状和位置关系时，它们将包括其相似性或近似性，除非具体地指明并且除非它们在原理上具有明显不同的形状和位置关系。对上述数目(包括件、数值、量和范围)也是如此。
<发明人等人先前的考虑>
在描述根据第一实施方式的闪速存储器的细节之前，将描述发明人等人先前调查过的闪速存储器50。
图21是示出与得到实施方式之前的构思有关的闪速存储器50的构成示例的示图。如图21所示，闪速存储器50包括由以阵列形状布置的多个存储器单元MC形成的存储器单元阵列53、分别设置在存储器单元MC的各列的多条字线WL、分别设置在存储器单元MC的各行的多个位线对DL和SL以及用于取决于来自外部的电压信号向各条字线WL供应电压的字线驱动器51。
在图21的示例中，设置了512列×2行的存储器单元MC、512列的字线WL以及两行中的位线对DL和SL。这里，在多个存储器单元MC当中，存储器数据在数据擦除的时候被一起擦除的一组存储器单元MC及其外围电路被称作块BLK。在此示例中，设置有32个块BLK，各个块BLK包括耦合至相邻的16条字线WL(以下也称作字线WL1至WL16)的一组32个存储器单元MC(以下也称作存储器单元MC1_1至MC1_16、MC2_1至MC2_16)及其外围电路。以下，32个块BLK也被称作块BLK1至BLK32。不用说，存储器单元MC的数目可自由地设定。
各个存储器单元MC由例如高击穿电压N沟道MOS晶体管形成。对应的字线WL耦合至各个存储器单元MC的栅极，对应的位线SL耦合至源极，对应的位线DL耦合至漏极。
字线驱动器51包括与512条字线WL对应地设置的512个电平移位器LS和512个反相器INV。简言之，字线驱动器51在BLK1至BLK32的每一个块中包括16个电平移位器LS(以下称作电平移位器LS1至LS16)和16个反相器INV(以下称作反相器INV1至INV16)。
以下，将描述字线驱动器51的块BLK1部分的结构。
电平移位器LS1至LS16使外部访问信号(地址信号、命令信号和使能信号等)的最大电压值和最小电压值移位至取决于操作模式(数据擦除、数据写入或数据读取)的值。反相器INV1至INV16分别使来自各自的前一级中的电平移位器LS1至LS16的输出的反向信号反向并且将其输出给对应的字线WL1至WL16。简言之，反相器INV1至INV16驱动来自各自的前一级中的各自的电平移位器LS1至LS16的输出信号并将其输出给对应的字线WL1至WL16。
每一个反相器INV1至INV16由P沟道MOS晶体管和N沟道MOS晶体管形成。以下，形成反相器INVi(i是1至16的整数)的P沟道MOS晶体管和N沟道MOS晶体管被称作晶体管MPi和晶体管MNi。
字线驱动器51的块BLK2至BLK32的结构基本上与字线驱动器51的块BLK1的结构相同，因此，省略描述。
(闪速存储器50的操作)
继续参照图22，将描述闪速存储器50的操作。图22是示出闪速存储器50在各个操作模式下的电压施加状态的示图。
将描述存储在闪速存储器50中的数据的重写操作。在存储器数据的重写中，在以块为单位擦除存储器数据之后，以字线为单位写入存储器数据。
例如，当存储在块BLK1的各个存储器单元MC中的数据被重写时，首先，存储在块BLK1的各个存储器单元MC中的数据被同时一起擦除。具体地讲，与属于块BLK1的存储器单元MC1_1至MC1_16以及MC2_1至MC2_16的各个栅极相比更高的电压被施加至各个源极。
在图22的示例中，所有位线对SL1和DL1至SL2和DL2的电位被设定在1.5V，形成存储器单元阵列53处的P阱的电位被设定在1.5V，作为数据擦除目标的块BLK1中的字线WL1至WL16的电位被设定在-8.5V，被从数据擦除排除的块BLK2至BLK32中的每一个中的字线WL1至WL16的电位被设定在1.5V。据此，与属于块BLK1的存储器单元MC1_1至MC1_16以及MC2_1至MC2_16的各个栅极相比高10V的电压被施加至各个源极。
据此，在属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的存储有“0”的存储器单元中，浮置栅极中累积的电子向源极一侧汲取，存储器数据从“0”被重写为“1”。简言之，属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的所有存储器数据被重写为“1”(简言之，被同时一起擦除)。
然后，以字线为单位将存储器数据写入存储器单元中。
具体地讲，数据被写入块BLK1中耦合至字线WL1的存储器单元MC1_1和MC2_1中。例如，当“0”被写入存储器单元MC1_1中并且“1”被写入存储器单元MC2_1中时，与存储器单元MC1_1的源极相比高许多的电压被施加至栅极。另一方面，与存储器单元MC2_1的源极相比没有更高的电压被施加至栅极。
在图22的示例中，位线对SL1和DL1的电位被设定在-8.5V，P阱的电位被设定在-8.5V，位线对SL2和DL2的电位被设定在-3.5V，块BLK1中的字线WL1的电位被设定在1.5V。据此，与属于块BLK1的存储器单元MC1_1的源极相比高10V的电压被施加至栅极。另一方面，与属于块BLK1的存储器单元MC2_1的源极相比仅高5V的电压被施加至栅极。
据此，在属于块BLK1的存储器单元MC1_1中，由于在浮置栅极中进行从源极至栅极的电子汲取，所以数据“0”被写入。另一方面，在属于块BLK1的存储器单元MC2_1中，由于在浮置栅极中没有进行从源极至栅极的电子汲取，所以存储器数据“1”被保持。
在图22的示例中，块BLK1中字线WL1以外的各条字线WL的电位被设定在-6.5V。据此，与块BLK1中耦合至字线WL1以外的字线WL的存储器单元MC的各个源极相比高2V的电压或低3V的电压被施加至各个栅极。因此，在块BLK1中耦合至字线WL1以外的字线WL的存储器单元MC中保持存储器数据“1”。
在块BLK1中耦合至字线WL1的存储器单元MC1_1和MC2_1中的数据写入完成时，接下来，数据被写入耦合至字线WL2的存储器单元MC1_2和MC2_2中。对属于块BLK1的耦合至各条字线WL3至WL16的存储器单元MC相似地执行此操作。
接下来，将描述存储在闪速存储器50中的数据的读取操作。在存储器数据的读取中，以存储器单元为单位来读取存储器数据。
例如，当读出存储在块BLK1中的存储器单元MC1_1中的数据时，电平互异的电压被施加至存储器单元MC1_1的源极和漏极，诸如当浮置栅极带正电时使存储器单元MC1_1导通的H电平的电压被施加至存储器单元MC1_1的栅极。
在图22的示例中，位线DL1的电位被设定在1V，而位线SL1的电位被设定在0V。P阱的电位被设定在-2V。另外，块BLK1中的字线WL1的电位被设定在0V。
这里，“0”被存储在存储器单元MC1_1中。简言之，电子被注入存储器单元MC1_1的浮置栅极中。因此，即使当H电平的电压(0V)被施加至存储器单元MC1_1的栅极时，存储器单元MC1_1也不导通。因此，在存储器单元MC1_1的源极与漏极之间没有电流流动。基于此结果，读出存储器数据“0”。
块BLK1中字线WL1以外的各条字线WL的电位被设定在-2V。据此，块BLK1中耦合至字线WL1以外的各条字线WL的存储器单元MC全部截止。因此，当读取属于块BLK1的存储器单元MC1_1的存储器数据时，其它存储器单元MC绝不会施加坏的影响。位线DL2和SL2的电位被设定在0V。
如果“1”被存储在存储器单元MC1_1中，换言之，当电子没有注入存储器单元MC1_1的浮置栅极中时，存储器单元MC1_1通过对存储器单元MC1_1的栅极施加H电平的电压(0V)而导通。因此，电流在存储器单元MC1_1的源极与漏极之间流动。基于此结果，读出存储器数据“1”。
(闪速存储器50的问题的描述)
如上所述，在闪速存储器50中，有必要对存储器单元MC施加约10V的高电压以便重写存储在同一存储器单元MC中的数据。因此，必须利用耐压为10V或更小的MOS晶体管(高击穿电压晶体管)来构建驱动高电压的字线驱动器51，而非大部分外围电路中所使用的耐压为5V和更小的MOS晶体管(低击穿电压晶体管)。
因此，与形成大部分外围电路中所使用的低击穿电压晶体管的工艺分离，安装有闪速存储器50的半导体器件的制造工艺需要形成高击穿电压晶体管的工艺。因此，存在诸如在使用高击穿电压晶体管形成字线驱动器51的方法中制造成本增加的问题。根据闪速存储器50的面积占据半导体器件的芯片面积的比率减小，制造成本的增加变得更显著。
以下，参照图23，将具体地描述闪速存储器50的问题。图23是示出在闪速存储器50中在数据擦除的时候的电压施加状态的示图。在图23的示例中，块BLK1中的各个存储器单元MC是数据擦除的目标。
参照图23，在数据擦除的时候，电平移位器LS1至LS16中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-8.5V的范围并且将其输出。
在作为数据擦除的目标的块BLK1中，作为来自电平移位器LS1至LS16中的每一个的反向输出的1.5V的信号被供应给反相器INV1至INV16中的每一个。因此，块BLK1中的反相器INV1至INV16中的每一个使1.5V的信号反向为-8.5V的信号并且将其输出给对应的字线WL1至WL16中的每一个。
另一方面，在被从数据擦除排除的块BLK2至BLK32中的每一个中，作为来自电平移位器LS1至LS16中的每一个的反向信号的-8.5V的信号被供应给反相器INV1至INV16中的每一个。因此，块BLK2至BLK32中的每一个中的反相器INV1至INV16将-8.5V的信号反向为1.5V的信号并且将其供应给对应的字线WL1至WL16中的每一个。
此时，分别设置在块BLK1中的反相器INV1至INV16中的晶体管MP1至MP16的各个漏极和源极之间的每一个电压Vds表现为10V，分别设置在块BLK1中的反相器INV1至INV16中的晶体管MN1至MN16的各个栅极和背栅极之间的每一个电压Vgw表现为10V。
分别设置在块BLK2至BLK32中的每一个中的反相器INV1至INV16中的晶体管MP1至MP16的各个栅极和背栅极之间的每一个电压Vgw表现为10V，分别设置在块BLK2至BLK32中的每一个中的反相器INV1至INV16中的晶体管MN1至MN16的各个漏极和源极之间的每一个电压Vds表现为10V。
因此，设置在字线驱动器51中的各个反相器INV必须通过具有10V和更高的高耐压的晶体管来形成。与形成大部分外围电路中所使用的低击穿电压晶体管的工艺分离，安装有闪速存储器50的半导体器件的制造工艺需要形成高击穿电压晶体管的工艺。作为结果，存在诸如制造成本增加的问题。
然后，发现了根据第一实施方式的闪速存储器1，其中字线驱动器仅使用低击穿电压晶体管来形成，而不使用高击穿电压晶体管，以便抑制制造工艺的增加，因此降低制造成本。
<第一实施方式>
图1是示出根据第一实施方式的闪速存储器1的构成示例的示图。如图1所示，闪速存储器1包括由以阵列形状设置的多个存储器单元MC形成的存储器单元阵列13、设置在存储器单元MC的各列中的多条字线WL、设置在存储器单元MC的各行中的多个位线对DL和SL、将第一电压组输出至各条字线WL的字线驱动器(第一字线驱动器)11以及与字线驱动器11一起将第二电压组输出至各条字线WL的字线驱动器(第二字线驱动器)12。
在图1的示例中，设置了512列×2行的存储器单元MC、512列中的字线WL以及两行中的位线对DL和SL。这里，多个存储器单元MC当中，存储器数据在数据擦除的时候被一起擦除的一组存储器单元MC及其外围电路被称作块BLK。在此示例中，设置有耦合至互邻的16条字线WL(以下也称作字线WL1至WL16)的成组的32个存储器单元MC(以下也称作存储器单元MC1_1至MC1_16、MC2_1至MC2_16)以及32个块BLK作为其外围电路。以下，32个块BLK也被称作块BLK1至BLK32。不用说，存储器单元MC的数目可自由地设定。
各个存储器单元MC由例如10V和更小的高击穿电压N沟道MOS晶体管形成。对应的字线WL耦合至各个存储器单元MC的栅极，对应的位线SL耦合至源极，对应的位线DL耦合至漏极。
(字线驱动器11)
字线驱动器11包括与512条字线WL对应地设置的512个电平移位器LS、512个反相器INV、512个晶体管TN，以及32个电平移位器LSA1。
简言之，字线驱动器11在BLK1至BLK32的每一个块中包括16个电平移位器LS(以下称作电平移位器LS1至LS16)、16个反相器INV(以下称作反相器INV1至INV16)、16个N沟道MOS晶体管TN(以下称作晶体管TN1至TN16)以及一个电平移位器LSA1。
以下，将描述字线驱动器11的块BLK1部分的结构。
电平移位器LS1至LS16使外部访问信号的最大电压值和最小电压值移位为取决于操作模式(数据擦除、数据写入或数据读取)的值。反相器INV1至INV16分别使来自各自的前一级中的电平移位器LS1至LS16的输出的反向信号反向并且将其输出给对应的字线WL1至WL16。
每一个反相器INV1至INV16由P沟道MOS晶体管和N沟道MOS晶体管形成。以下，形成反相器INVi(i是1至16的整数)的P沟道MOS晶体管和N沟道MOS晶体管被称作晶体管MPi和晶体管MNi。
晶体管(第一电压缓和晶体管)TN1至TN16分别被设置在各自的反相器INV1至INV16与存储器单元阵列13之间的对应的字线WL1至WL16上，并且预定电压(在此示例中，1.5V)被施加至各个栅极。晶体管TN1至TN16是用于防止高电压被施加至反相器INV1至INV16的电压缓和晶体管。
这里，块BLK1中的反相器INV1至INV16和晶体管TN1至TN16中的每一个由5V和更小的低击穿电压MOS晶体管形成，并且形成在独立于其它块BLK2至BLK32设置的P阱上。假设5V和更小的低击穿电压晶体管可承受漏极和源极之间最高至5V和更小的电压Vds、栅极和背栅极之间最高至5V和更小的电压Vgw以及最高至8V和更小的结电压Vj。
电平移位器LSA1使外部访问信号的最大电压值和最小电压值移位为取决于操作模式的值，然后将该值输出给反相器INV1至INV16的低电位侧的电源端子(晶体管MN1至MN16的各自的源极)和P阱。
字线驱动器11的块BLK2至BLK32的结构基本上与字线驱动器11的块BLK1部分的结构相同；因此，省略描述。
(字线驱动器12)
字线驱动器12在BLK1至BLK32的每一个块中包括两个电平移位器LSB1和LSB2、16个P沟道MOS晶体管TR(以下称作晶体管TR1至TR16)、16个P沟道MOS晶体管TA(以下称作晶体管TA1至TA16)以及16个P沟道MOS晶体管TB(以下称作晶体管TB1至TB16)。
以下，将描述字线驱动器12的块BLK1部分的结构。
电平移位器LSB1使外部访问信号的最大电压值和最小电压值移位为取决于操作模式的值并且将其输出。
晶体管TR1至TR16分别被设置在存储器单元阵列13与电平移位器LSB1之间的对应的字线WL1至WL16上，并且根据外部访问信号来控制导通/截止。简言之，晶体管TR1至TR16中的每一个具有所谓的选择电路的功能并且将来自电平移位器LSB1的输出的反向信号输出给耦合至处于导通状态的晶体管TR的字线WL。
电平移位器LSB2使外部访问信号的最大电压值和最小电压值移位为取决于操作模式的值并且将其输出。晶体管TA1至TA16分别被设置在各自的晶体管TR1至TR16与存储器单元阵列13之间的对应的字线WL1至WL16上，并且来自电平移位器LSB2的输出的反向信号被施加至各个栅极。晶体管TB1至TB16分别被设置在晶体管TR1至TR16与晶体管TA1至TA16之间，并且取决于操作模式的预定电压被施加至各个栅极。晶体管TA1至TA16和TB1至TB16是用于防止高电压被施加至晶体管TR1至TR16的电压缓和晶体管。
这里，块BLK1中的晶体管TR1至TR16、TA1至TA16和TB1至TB16全部由5V和更小的低击穿电压MOS晶体管形成，同时，形成在独立于其它块BLK2至BLK32设置的N阱上。来自电平移位器LSB1的输出的反向信号被施加至N阱。
字线驱动器12的块BLK2至BLK32的结构基本上与字线驱动器12的块BLK1部分的结构相同；因此，省略描述。
字线驱动器11和字线驱动器12利用介于其间的存储器单元阵列13相对地布置。据此，与局部地布置字线驱动器11和12的情况相比，由于可减轻布线复杂度，所以可使电路大小的增加最小化。
(闪速存储器1的操作)
继续参照图2，将描述闪速存储器1的操作。图2是示出闪速存储器1在各个操作模式下的电压施加状态的示图。
首先，将描述存储在闪速存储器1中的数据的重写操作。在存储器数据的重写中，在以块为单位擦除存储器数据之后，以字线为单位写入存储器数据。
例如，当重写存储在块BLK1中的各个存储器单元MC中的数据时，首先，存储在块BLK1中的各个存储器单元MC中的数据被同时一起擦除。具体地讲，与属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的各个栅极相比更高的电压被施加至各个源极。
在图2的示例中，所有位线SL1、DL1和SL2、DL2被设定在高阻抗(HiZ)，形成存储器单元阵列13处的P阱的电位被设定在6.5V，作为数据擦除的目标的块BLK1中的字线WL1至WL16的电位被设定在-3.5V，被从数据擦除排除的块BLK2至BLK32中的每一个中的字线WL1至WL16的电位被设定在6.5V。由于位线对SL1、DL1和SL2、DL2具有高阻抗(HiZ)，所以施加比P阱的电位6.5V低前向结电压那么多的电压。据此，与属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的各个栅极相比高10V的电压被施加至各个源极。
据此，在属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的存储有“0”的存储器单元中，浮置栅极中累积的电子向源极一侧汲取，存储器数据从“0”被重写为“1”。简言之，属于块BLK1的存储器单元MC1_1至MC1_16和MC2_1至MC2_16的所有存储器数据被重写为“1”(简言之，被同时一起擦除)。
然后，以字线为单位将存储器数据写入存储器单元中。
具体地讲，数据被写入块BLK1中耦合至字线WL1的存储器单元MC1_1和MC2_1中。例如，当“0”被写入存储器单元MC1_1中并且“1”被写入存储器单元MC2_1中时，与存储器单元MC1_1的源极相比高许多的电压被施加至栅极。另一方面，与存储器单元MC2_1的源极相比没有更高的电压被施加至栅极。
在图2的示例中，位线对SL1和DL1的电位被设定在-3.5V，形成存储器单元阵列13的P阱的电位被设定在-3.5V，位线对SL2和DL2的电位被设定在1.5V，块BLK1中的字线WL1的电位被设定在6.5V。据此，与属于块BLK1的存储器单元MC1_1的源极相比高10V的电压被施加至栅极。另一方面，与属于块BLK1的存储器单元MC2_1的源极相比仅高5V的电压被施加至栅极。
据此，在属于块BLK1的存储器单元MC1_1中，由于在浮置栅极中进行从源极至栅极的电子汲取，所以数据“0”被写入。另一方面，在属于块BLK1的存储器单元MC2_1中，由于在浮置栅极中没有进行从源极至栅极的电子汲取，所以存储器数据“1”被保持。
在图2的示例中，属于块BLK1的字线WL2至WL16的各个电位被设定在1.5V，并且属于块BLK2至BLK32中的每一个的字线WL1至WL16的各个电位被设定在-1.5V。据此，与块BLK1中耦合至字线WL1以外的字线WL的存储器单元MC的各个源极相比仅高5V或2V的电压被施加至各个栅极。作为结果，在块BLK1中耦合至字线WL1以外的字线WL的存储器单元MC中保持存储器数据“1”。
在块BLK1中耦合至字线WL1的存储器单元MC1_1和MC2_1中的数据写入完成时，接下来，数据被写入耦合至字线WL2的存储器单元MC1_2和MC2_2中。对属于块BLK1的耦合至各自的字线WL3至WL16的存储器单元MC相似地执行此操作。
接下来，将描述存储在闪速存储器1中的数据的读取操作。在存储器数据的读取中，以存储器单元为单位来读取存储器数据。
例如，当读出存储在块BLK1中的存储器单元MC1_1中的数据时，电平互异的电压被施加至存储器单元MC1_1的源极和漏极，诸如当浮置栅极带正电时使存储器单元MC1_1导通的H电平的电压被施加至存储器单元MC1_1的栅极。
在图2的示例中，位线DL1的电位被设定在1V，而位线SL1的电位被设定在0V。P阱的电位被设定在-2V。另外，块BLK1中的字线WL1的电位被设定在0V。
这里，“0”被存储在存储器单元MC1_1中。简言之，电子被注入存储器单元MC1_1的浮置栅极中。因此，即使当H电平的电压(0V)被施加至存储器单元MC1_1的栅极时，存储器单元MC1_1也不导通。因此，在存储器单元MC1_1的源极与漏极之间没有电流流动。基于此结果，读出存储器数据“0”。
块BLK1中字线WL1以外的各条字线WL的电位被设定在-2V。据此，块BLK1中耦合至字线WL1以外的各条字线WL的存储器单元MC全部截止。因此，当读取属于块BLK1的存储器单元MC1_1的存储器数据时，其它存储器单元MC绝不会施加坏的影响。位线DL2和SL2的电位被设定在0V。
如果“1”被存储在存储器单元MC1_1中，换言之，当电子没有注入存储器单元MC1_1的浮置栅极中时，存储器单元MC1_1通过对存储器单元MC1_1的栅极施加H电平的电压(0V)而导通。因此，电流在存储器单元MC1_1的源极与漏极之间流动。基于此结果，读出存储器数据“1”。
(闪速存储器1的效果的描述)
如上所述，在闪速存储器1中，为了重写存储在存储器单元MC中的数据，有必要对存储器单元MC施加约10V的高电压。然而，驱动高电压的字线驱动器11和12可由具有与大部分外围电路中所使用的晶体管相同的5V和更小的耐压的低击穿电压晶体管形成，而不使用高击穿电压晶体管形成。以下，将参照图3、图4和图5，描述原因。
图3至图5是分别示出闪速存储器1在数据擦除、数据写入和数据读取的时候的电压施加状态的示图。以下，将描述在数据擦除的时候擦除块BLK1中的各个存储器单元MC的存储器数据，在数据写入的时候在块BLK1中耦合至字线WL1的各个存储器单元MC中写入数据，并且在数据读取的时候读取块BLK1中的存储器单元MC1_1的存储器数据的情况。
参照图3，在数据擦除的时候，字线驱动器11的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-3.5V的范围并且将其输出。字线驱动器12的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。字线驱动器12的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围并且将其输出。
在字线驱动器11的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的-3.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16将1.5V的信号反向为-3.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-3.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器11的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的-3.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16将-3.5V的信号反向为1.5V的信号并且将其输出。这里，1.5V的电压被供应给晶体管TN1至TN16的各个栅极和源极，因此使上述晶体管截止。
在字线驱动器12的块BLK1部分中，作为来自电平移位器LSB1的反向输出的3.3V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，3.3V的电压被供应给晶体管TR1至TR16的各个栅极和源极，因此使上述晶体管截止。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。
在字线驱动器12的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的6.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。另外，作为来自电平移位器LSB2的反向输出的3.3V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。因此，晶体管TR1至TR16、TB1至TB16以及TA1至TA16全部导通。作为来自电平移位器LSB1的反向输出的6.5V的信号被供应给对应的字线WL1至WL16。
此时，例如，块BLK1中的晶体管TA1至TA16的每一个结电压Vj表现为6.8V。另外，块BLK2至BLK32中的每一个中的晶体管TN1至TN16的每一个结电压Vj表现为5V。在上文以外的形成字线驱动器11和12的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，并且各个栅极和背栅极之间的电压Vgw为5V和更小。
参照图4，在数据写入的时候，字线驱动器11的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-1.5V的范围并且将其输出。字线驱动器12的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。字线驱动器12的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围并且将其输出。
在字线驱动器11的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的-1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16将-1.5V的信号反向为1.5V的信号并且将其输出。这里，晶体管TN1由于在其栅极和源极接收到1.5V的电压而截止。而由于耦合至字线WL2至WL16的字线驱动器12的输出为高阻抗(HiZ)，作为来自反相器INV2至INV16的输出的1.5V的信号被分别供应给对应的字线WL2至WL16。实际上，施加至字线WL2至WL16的电压表现为比1.5V低晶体管TN2至TN16的各自的阈值电压那么多的值；然而，为了简化附图起见，它们被示出为1.5V。
在字线驱动器11的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且作为来自电平移位器LSA1的反向输出的-1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-1.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-1.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器12的块BLK1部分中，作为来自电平移位器LSB1的反向输出的6.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给栅极和源极的电压为阈值电压和更大，晶体管TR1导通。而晶体管TR2至TR16由于在其各个栅极和源极处接收到6.5V的电压而截止。作为来自电平移位器LSB2的反向输出的3.3V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。因此，作为来自电平移位器LSB1的反向输出的6.5V的信号仅被供应给对应的字线WL1。
在字线驱动器12的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的3.3V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给各个栅极和源极的电压小于阈值电压，晶体管TR1至TR16截止。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。
此时，例如，块BLK1中的晶体管TN1和TA2至TA16的每一个结电压Vj表现为5V。另外，块BLK2至BLK32中的每一个中的晶体管TA1至TA16的每一个结电压Vj表现为4.8V。在上文以外的形成字线驱动器11和12的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
参照图5，在数据读取的时候，字线驱动器11的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-2V的范围并且将其输出。字线驱动器12的电平移位器LSB1和LSB2中的每一个使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围并且将其输出。
在字线驱动器11的块BLK1部分中，作为来自电平移位器LS1的反向输出的-2V的信号被供应给反相器INV1，作为来自电平移位器LS2至LS16的反向输出的1.5V的信号被分别供应给反相器INV2至INV16。另外，0V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的-2V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1将-2V的信号反向为0V的信号并且将其输出，反相器INV2至INV16使1.5V的信号反向为-2V的信号并且将其输出。作为反相器INV1的输出的0V的信号被供应给对应的字线WL1，作为反相器INV2至INV16的输出的-2V的信号被分别供应给对应的字线WL2至WL16。
在字线驱动器11的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，0V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且作为来自电平移位器LSA1的反向输出的-2V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-2V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-2V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器12的块BLK1部分中，作为来自电平移位器LSB1的反向输出的0V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给各个栅极和源极的电压小于阈值电压，晶体管TR1至TR16导通。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。0V的电压被供应给晶体管TB1至TB16的各个栅极。
在字线驱动器12的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的0V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给各个栅极和源极的电压小于阈值电压，晶体管TR1至TR16截止。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。0V的电压被供应给晶体管TB1至TB16的各个栅极。
如上所述，在数据读取的时候，512条字线WL由可高速操作的字线驱动器11来驱动。另外，在形成字线驱动器11和12的所有晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
如上所述，在根据实施方式的闪速存储器1中，在数据写入的时候要施加至存储器单元MC的高电压利用两个字线驱动器11和12来创建。据此，根据实施方式的闪速存储器1可仅使用低击穿电压晶体管来形成字线驱动器11和12，而不使用高击穿电压晶体管来形成，因此抑制制造工艺的增加，作为结果，降低了制造成本。
与使用高击穿电压晶体管形成字线驱动器的情况相比，根据实施方式的闪速存储器1可通过使用低击穿电压晶体管形成字线驱动器11和12实现更高速的操作。
另外，根据实施方式的闪速存储器1取决于操作模式来使用字线驱动器11和12；例如，在数据读取的时候，字线WL仅利用字线驱动器11来驱动。因此，由于可有效地执行布局，闪速存储器1可控制电路大小的增加。具体地讲，例如，由于字线驱动器12不需要高速操作，所以它可由较小尺寸的晶体管来形成。
字线驱动器11和12的结构不限于上述结构，而是在不脱离本发明的精神的情况下，可被适当地改变为具有相同功能的其它结构。以下，将简要描述字线驱动器12的修改示例。
(字线驱动器12的修改示例)
图6示出字线驱动器12的一部分的具体构成示例。参照图6，字线驱动器12在块BLK1至BLK32中的每一个中设置有P沟道MOS晶体管以用于各自的晶体管TR1至TR16与各自的晶体管TB1至TB16之间以及各自的晶体管TB1至TB16与各自的晶体管TA1至TA16之间的浮置保护。
接下来，图7示出字线驱动器12的一部分的修改示例作为字线驱动器12a。参照图7，与字线驱动器12相比，字线驱动器12a在块BLK1至BLK32中的每一个中不包括晶体管TA1至TA16。在数据写入的时候，1.5V的电压(而非3.3V的电压)被供应给设置在块BLK1至BLK32中的每一个中的晶体管TB1至TB16的各个栅极。
据此，在数据写入(以及数据擦除)的时候形成字线驱动器12的各个晶体管的漏极和源极之间的电压Vds的最大值从3.5V升高至5V；如果这是允许的，则字线驱动器12可被适当地改变为字线驱动器12a的结构。对其它实施方式也是如此。
<第二实施方式>
图8是示出根据第二实施方式的闪速存储器2的构成示例的示图。闪速存储器2包括存储器单元阵列23、字线驱动器21和22、多条字线WL以及多个位线对DL和SL。存储器单元阵列23和字线驱动器21和22分别对应于存储器单元阵列13和字线驱动器11和12。
在字线驱动器21中，与字线驱动器11相比，在块BLK1至BLK32中的每一个中没有设置电平移位器LSA1。另外，设置在块BLK1至BLK32中的每一个中的多个反相器INV1至INV16和多个晶体管TN1至TN16形成在公共P阱上。另外，公共电压被供应给设置在块BLK1至BLK32中的每一个中的反相器INV1至INV16的低电位侧的电源端子。具有以上结构的字线驱动器22和闪速存储器2的其它结构与具有以上结构的字线驱动器11和闪速存储器1相同；因此，省略描述。
(闪速存储器2在各个操作模式下的电压施加状态)
图9至图11示出闪速存储器2在数据擦除、数据写入和数据读取的时候的电压施加状态。以下，将描述在数据擦除的时候擦除块BLK1中的各个存储器单元MC的存储器数据，在数据写入的时候在块BLK1中耦合至字线WL1的各个存储器单元MC中写入数据，并且在数据读取的时候读取块BLK1中的存储器单元MC1_1的存储器数据的情况。
参照图9，在数据擦除的时候，字线驱动器21的电平移位器LS1至LS16中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-3.5V的范围并且将其输出。字线驱动器22的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。字线驱动器22的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围。
在字线驱动器21的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且-3.5V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-3.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-3.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器21的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的-3.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且-3.5V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16将-3.5V的信号反向为1.5V的信号并且将其输出。晶体管TN1至TN16由于在其栅极和源极处接收到1.5V的电压而截止。
字线驱动器22在数据擦除的时候的电压施加状态与字线驱动器12的情况相同；因此，省略描述。
被从数据擦除排除的块BLK2至BLK32中的每一个中的晶体管TN1至TN16的每一个结电压Vj表现为10V。然而，例如，当操作环境一直处于低温时，只要结电压Vj保证为8V和更小，就可采用此结构。
参照图10，在数据写入的时候，字线驱动器21的电平移位器LS1至LS16中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-1.5V的范围并且将其输出。字线驱动器22的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。字线驱动器22的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围并且将其输出。
在字线驱动器21的块BLK1部分中，作为来自电平移位器LS1的反向输出的-1.5V的信号被供应给反相器INV1，并且作为来自电平移位器LS2至LS16的反向输出的1.5V的信号被分别供应给反相器INV2至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，并且-1.5V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1使-1.5V的信号反向为1.5V的信号并且将其输出，反相器INV2至INV16使1.5V的信号反向为-1.5V的信号并且将其输出。这里，晶体管TN1由于在其栅极和源极处接收到1.5V的电压而截止。另一方面，作为来自反相器INV2至INV16的输出的-1.5V的信号被分别供应给对应的字线WL2至WL16。
在字线驱动器21的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，-1.5V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-1.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-1.5V的信号被分别供应给对应的字线WL1至WL16。
字线驱动器22中在数据写入的时候的电压施加状态与字线驱动器12的情况相同；因此，省略描述。
这里，例如，块BLK1中的晶体管TN1和TA2至TA16的每一个结电压Vj表现为8V。另外，块BLK2至BLK32中的每一个中的晶体管TA1至TA16的每一个结电压Vj表现为4.8V。另外，在上文以外的形成字线驱动器21和22的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
参照图11，在数据读取的时候，字线驱动器21的电平移位器LS1至LS16中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-2V的范围并且将其输出。字线驱动器22的电平移位器LSB1和LSB2中的每一个使1.5V至0V的范围内的访问信号移位至3.3V至0V的范围并且将其输出。
在字线驱动器21的块BLK1部分中，作为来自电平移位器LS1的反向输出的-2V的信号被供应给反相器INV1，作为来自电平移位器LS2至LS16的反向输出的1.5V的信号被分别供应给反相器INV2至INV16。另外，0V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，-2V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1使-2V的信号反向为0V的信号并且将其输出，反相器INV2至INV16使1.5V的信号反向为-2V的信号并且将其输出。作为来自反相器INV1的输出的0V的信号被供应给对应的字线WL1，作为来自反相器INV2至INV16的输出的-2V的信号被分别供应给字线WL2至WL16。
在字线驱动器21的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，0V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，-2V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-2V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-2V的信号被分别供应给对应的字线WL1至WL16。
字线驱动器22在数据读取的时候的电压施加状态与字线驱动器12的情况相同；因此，省略描述。
如上所述，在数据读取的时候，512条字线WL仅由可高速操作的字线驱动器21来驱动。在形成字线驱动器21和22的所有晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
因此，在数据擦除的时候闪速存储器2表现出10和更小的结电压Vj；然而，例如，当显然结电压Vj不超过低击穿电压晶体管的耐压时；例如，当操作环境一直在低温下时，可实现与闪速存储器1相同的效果。另外，闪速存储器2使字线驱动器11的P阱共用，没有设置电平移位器LSA1；因此，可进一步抑制电路大小的增加。
字线驱动器21和22的结构不限于上述结构，在不脱离精神的情况下可适当地改变为具有相同功能的其它结构。另外，字线驱动器21和22的操作不限于上述操作，而是可适当地改变。以下，将简要描述闪速存储器2的另一电压施加状态。
(闪速存储器2在数据擦除时间的另一电压施加状态)
图12是示出闪速存储器2在数据擦除的时候的另一电压施加状态的示图。在图12的示例中，在数据擦除的时候，块BLK1至BLK32中的每一个中的所有存储器单元MC的存储器数据被同时一起擦除。因此，在数据擦除的时候，块BLK2至BLK32中的每一个处于与块BLK1相同的电压施加状态。
据此，在闪速存储器2数据擦除的时候，结电压Vj可被抑制为6.8和更小。
<第三实施方式>
图13是示出根据第三实施方式的闪速存储器3的构成示例的示图。闪速存储器3包括存储器单元阵列33、字线驱动器31和32、多条字线WL以及多个位线对DL和SL。存储器单元阵列33和字线驱动器31和32分别对应于存储器单元阵列13和字线驱动器11和12。
与字线驱动器11相比，字线驱动器31包括P沟道MOS晶体管TP1至TP16而非N沟道MOS晶体管TN1至TN16，并且还在块BLK1至BLK32中的每一个中包括电平移位器LSC1。
在块BLK1至BLK32中的每一个中，晶体管TP1至TP16被串联地设置到形成反相器INV1至INV16的P沟道MOS晶体管MP1至MP16，并且取决于操作模式的预定电压(在此示例中，6.5V或0V)被施加至各个栅极。晶体管TP1至TP16是用于防止高电压被施加到反相器INV1至INV16的电压缓和晶体管。
在块BLK1至BLK32中的每一个中，电平移位器LSC1使外部访问信号的最大电压值和最小电压值移位为取决于操作模式的值并且将其输出给形成反相器INV1至INV16的N阱。
具有以上结构的字线驱动器31和闪速存储器3的其它结构与具有以上结构的字线驱动器11和闪速存储器1的结构相同；因此，省略描述。在块BLK1至BLK32中的每一个中，可不设置电平移位器LS1至LS16。
(闪速存储器3在各个操作模式下的电压施加状态)
图14至图16是示出闪速存储器3在数据擦除、数据写入和数据读取的时候的电压施加状态的示图。以下，将描述在数据擦除的时候擦除块BLK1中的各个存储器单元MC的存储器数据；在数据写入的时候在块BLK1中的耦合至字线WL1的各个存储器单元MC中写入数据；并且在数据读取的时候读取块BLK1中的存储器单元MC1_1的存储器数据的情况。
参照图14，在数据擦除的时候，字线驱动器31的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-3.5V的范围并且将其输出。字线驱动器31的各个电平移位器LSC1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。
在字线驱动器31的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的-3.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，6.5V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的3.3V的信号被供应给N阱。因此，反相器INV1至INV16使1.5V的信号反向为-3.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-3.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器31的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，6.5V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的6.5V的信号被供应给N阱。因此，来自反相器INV1至INV16的所有输出处于高阻抗状态。
字线驱动器32在数据擦除的时候处于与字线驱动器12相同的电压施加状态；因此，省略描述。
此时，例如，块BLK1中的晶体管TA1至TA16的每一个结电压Vj表现为6.8V。另外，块BLK2至BLK32中的每一个中形成反相器INV1至INV16的晶体管的每一个结电压Vj表现为5V。在上文以外的形成字线驱动器31和32的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
接下来，参照图15，在数据写入的时候，字线驱动器31的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-1.5V的范围并且将其输出。另外，字线驱动器31的各个电平移位器LSC1使1.5V至0V的范围内的访问信号移位至6.5V至3.3V的范围并且将其输出。
在字线驱动器31的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，6.5V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的6.5V的信号被供应给N阱。因此，反相器INV1的输出处于高阻抗状态。另一方面，由于在反相器INV2至INV16中耦合至字线WL2至WL16的字线驱动器32的输出为高阻抗(HiZ)，所以从低电位侧的电源端子分别输出1.5V的信号。这些1.5V信号被供应给对应的字线WL2至WL16。实际上，施加至字线WL2至WL16的各个电压表现为比1.5V低晶体管MN2至MN16的各个阈值电压那么多的值；在附图中，为了简明起见，将它表示为1.5V。
在字线驱动器31的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的-1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，6.5V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的3.3V的信号被供应给N阱。因此，反相器INV1至INV16使1.5V的信号反向为-1.5V的信号并且将其输出。作为来自反相器INV1至INV16的输出的-1.5V的信号被分别供应给对应的字线WL1至WL16。
字线驱动器32在数据写入的时候处于与字线驱动器12相同的电压施加状态；因此，省略描述。
此时，例如，块BLK1中的晶体管MP1、MN1和TA2至TA16的每一个结电压Vj表现为5V。另外，块BLK2至BLK32中的每一个的晶体管TA1至TA16的每一个结电压Vj表现为4.8V。在上文以外的形成字线驱动器31和32的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
接下来，参照图16，在数据读取的时候，字线驱动器31的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至2V至0V的范围并且将其输出。另外，字线驱动器31的各个电平移位器LSC1使1.5V至0V的范围内的访问信号移位至2V至0V的范围并且将其输出。
在字线驱动器31的块BLK1部分中，作为来自电平移位器LS1的反向输出的0V的信号被供应给反相器INV1，作为来自电平移位器LS2至LS16的反向输出的2V的信号被分别供应给反相器INV2至INV16。2V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的0V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，0V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的2V的电压被供应给N阱。因此，反相器INV1将0V的信号反向为2V的信号并且将其输出，反相器INV2至INV16将2V的信号反向为0V的信号并且将其输出。作为来自反相器INV1的输出的2V的信号被供应给对应的字线WL1，作为来自反相器INV2至INV16的输出的0V的信号被分别供应给对应的字线WL2至WL16。
在字线驱动器31的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的2V的信号被分别供应给反相器INV1至INV16。另外，2V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的0V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。另外，0V的电压被供应给晶体管TP1至TP16的各个栅极，作为来自电平移位器LSC1的反向输出的2V的信号被供应给N阱。因此，反相器INV1至INV16使2V的信号反向为0V的信号并且将其输出。作为来自反相器INV1至INV16的输出的0V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器32的块BLK1部分中，作为来自电平移位器LSB1的反向输出的3.3V的信号被供应给晶体管TR1至TR16的各个源极和N阱。晶体管TR1至TR16由于供应给各个栅极和源极的电压小于阈值电压而截止。作为来自电平移位器LSB2的反向输出的3.3V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。
在字线驱动器32的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的3.3V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，晶体管TR1至TR16由于供应给各个栅极和源极的电压小于阈值电压而截止。作为来自电平移位器LSB2的反向输出的3.3V的信号被供应给晶体管TA1至TA16的各个栅极。3.3V的电压被供应给晶体管TB1至TB16的各个栅极。
如上所述，在数据读取的时候，512条字线WL仅由可高速操作的字线驱动器31来驱动。在形成字线驱动器31和32的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
如上所述，根据实施方式的闪速存储器3可实现与闪速存储器1相同的效果。根据实施方式的闪速存储器3可在数据读取的时候通过使用正电压来获得对存储器单元MC的访问。
字线驱动器31和32的结构不限于上述结构，而是可在不脱离精神的情况下适当地改变为具有相同功能的其它结构。
<第四实施方式>
图17是示出根据第四实施方式的闪速存储器4的构成示例的示图。闪速存储器4包括存储器单元阵列43、字线驱动器41和42、多条字线WL以及多个位线对DL和SL。存储器单元阵列43和字线驱动器41和42分别对应于存储器单元阵列13和字线驱动器11和12。
与字线驱动器11相比，字线驱动器41还在块BLK1至BLK32中的每一个中包括N沟道MOS晶体管TN21至TN36和电平移位器LSD1。
在块BLK1至BLK32中的每一个中，各自的晶体管TN21至TN36被串联地设置到各自的晶体管TN1至TN16，并且来自电平移位器LSD1的反向输出被供应给各个栅极。与晶体管TN1至TN16类似，晶体管TN21至TN36是电压缓和晶体管。
具有以上结构的字线驱动器41和闪速存储器4的结构与具有以上结构的字线驱动器11和闪速存储器1的结构相同；因此，省略描述。
(闪速存储器4在各个操作模式下的电压施加状态)
图18至图20示出闪速存储器2在数据擦除、数据写入和数据读取的时候的电压施加状态。以下，将描述在数据擦除的时候擦除块BLK1中的各个存储器单元MC的存储器数据，在数据写入的时候在块BLK1中耦合至字线WL1的各个存储器单元MC中写入数据，并且在数据读取的时候读取块BLK1中的存储器单元MC1_1的存储器数据的情况。
首先，参照图18，在数据擦除的时候，字线驱动器41的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-2.5V的范围并且将其输出。字线驱动器41的各个电平移位器LSD1使1.5V至0V的范围内的访问信号移位至3.5V至0V的范围并且将其输出。字线驱动器42的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至7.5V至3.5V的范围。字线驱动器42的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.5V至0V的范围。
在字线驱动器41的块BLK1部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，-2.5V的电压被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号反向为-2.5V的信号并且将其输出。1.5V的电压被供应给晶体管TN1至TN16的各个栅极，作为来自电平移位器LSD1的反向输出的0V的信号被供应给晶体管TN21至TN36的各个栅极。因此，作为来自反相器INV1至INV16的输出的-2.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器41的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的-2.5V的信号被分别供应给反相器INV1至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使-2.5V的信号移位为1.5V的信号并且将其输出。这里，晶体管TN1至TN16由于在其各个栅极和源极处接收1.5V的电压而截止。作为来自电平移位器LSD1的反向输出的3.5V的信号被供应给晶体管TN21至TN36的各个栅极。
在字线驱动器42的块BLK1部分中，作为来自电平移位器LSB1的反向输出的3.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，晶体管TR1至TR16由于在其各个栅极和源极处接收3.5V的电压而截止。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。3.5V的电压被供应给晶体管TB1至TB16的各个栅极。
在字线驱动器42的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的7.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。另外，作为来自电平移位器LSB2的反向输出的3.5V的信号被供应给晶体管TA1至TA16的各个栅极。3.5V的电压被供应给晶体管TB1至TB16的各个栅极。因此，晶体管TR1至TR16、TB1至TB16和TA1至TA16导通。因此，作为来自电平移位器LSB1的反向输出的7.5V的信号被供应给对应的字线WL1至WL16。
此时，例如，块BLK1中的晶体管TA1至TA16的每一个结电压Vj表现为6V。另外，块BLK2至BLK32中的每一个中的晶体管TN21至TN36的每一个结电压Vj表现为6V。在上文以外的形成字线驱动器41和42的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
接下来，参照图19，在数据写入的时候，字线驱动器41的电平移位器LS1至LS16和LSA1中的每一个使1.5V至0V的范围内的访问信号移位至1.5V至-0.5V的范围并且将其输出。字线驱动器41的各个电平移位器LSD1使1.5V至0V的范围内的访问信号移位至3.5V至0V的范围并且将其输出。字线驱动器42的各个电平移位器LSB1使1.5V至0V的范围内的访问信号移位至7.5V至3.5V的范围并且将其输出。另外，字线驱动器42的各个电平移位器LSB2使1.5V至0V的范围内的访问信号移位至3.5V至0V的范围并且将其输出。
在字线驱动器41的块BLK1部分中，作为来自电平移位器LS1的反向输出的-0.5V的信号被供应给反相器INV1，作为来自电平移位器LS2至LS16的反向输出的1.5V的信号被供应给反相器INV2至INV16。另外，1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的1.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1使-0.5V的信号反向为1.5V的信号并且将其输出，反相器INV2至INV16使1.5V的信号反向为1.5V的信号并且将其输出。1.5V的电压被供应给晶体管TN1至TN16的各个栅极，作为来自电平移位器LSD1的反向输出的3.5V的信号被供应给晶体管TN21至TN36的各个栅极。这里，晶体管TN1由于在其栅极和源极处接收到1.5V的电压而截止。另一方面，由于耦合至字线WL2至WL16的字线驱动器42的输出为高阻抗(HiZ)，作为来自反相器INV2至INV16的输出的1.5V的信号被分别供应给对应的字线WL2至WL16。实际上，施加至各条字线WL2至WL16的电压表现为比1.5V低晶体管TN2至TN16的各个阈值电压那么多的值；然而，为了附图简明起见，将它表示为1.5V。
在字线驱动器41的块BLK2至BLK32的各个部分中，作为来自电平移位器LS1至LS16的反向输出的1.5V的信号被分别供应给反相器INV1至INV16。1.5V的电压被供应给反相器INV1至INV16的高电位侧的电源端子，作为来自电平移位器LSA1的反向输出的-0.5V的信号被供应给反相器INV1至INV16的低电位侧的电源端子和P阱。因此，反相器INV1至INV16使1.5V的信号移位为-0.5V的信号并且将其输出。1.5V的电压被供应给晶体管TN1至TN16的各个栅极，作为来自电平移位器LSD1的反向输出的3.5V的信号被供应给晶体管TN21至TN36的各个栅极。因此，作为来自反相器INV1至INV16的输出的-0.5V的信号被分别供应给对应的字线WL1至WL16。
在字线驱动器42的块BLK1部分中，作为来自电平移位器LSB1的反向输出的7.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给栅极和源极的电压为阈值电压和更高，晶体管TR1导通。另一方面，由于7.5V的电压被供应给其各个栅极和源极，晶体管TR2至TR16截止。作为来自电平移位器LSB2的反向输出的3.5V的信号被供应给晶体管TA1至TA16的各个栅极。3.5V的电压被供应给晶体管TB1至TB16的各个栅极。因此，作为来自电平移位器LSB1的反向输出的7.5V的信号仅被供应给对应的字线WL1。
在字线驱动器42的块BLK2至BLK32的各个部分中，作为来自电平移位器LSB1的反向输出的3.5V的信号被供应给晶体管TR1至TR16的各个源极和N阱。这里，由于供应给各个栅极和源极的电压小于阈值电压，晶体管TR1至TR16截止。作为来自电平移位器LSB2的反向输出的0V的信号被供应给晶体管TA1至TA16的各个栅极。3.5V的电压被供应给晶体管TB1至TB16的各个栅极。
此时，例如，在块BLK1中的晶体管TN21、TA2至TA16中，每一个结电压Vj表现为6V。在块BLK2至BLK32中的每一个中的晶体管TA1至TA16中，每一个结电压Vj表现为4V。另外在上文以外的形成字线驱动器41和42的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
接下来，参照图20，在数据读取的时候，在字线驱动器41的块BLK1至BLK32的各个部分中，作为来自电平移位器LSB2的反向输出的1.5V的信号被供应给晶体管TN21至TN36的每一个栅极。字线驱动器41和42在数据读取的时候的其它电压施加状态与字线驱动器11和12的情况下相同；因此，省略描述。
如上所述，在数据读取的时候，512条字线WL仅由可高速操作的字线驱动器41来驱动。在形成字线驱动器41和42的每一个晶体管中，结电压Vj为8V和更小，各个漏极和源极之间的电压Vds为5V和更小，各个栅极和背栅极之间的电压Vgw为5V和更小。
如上所述，根据实施方式的闪速存储器4可实现与闪速存储器1相同的效果。根据实施方式的闪速存储器4在字线驱动器41的各个反相器INV中设置有电压缓和晶体管的两个级，因此减小了晶体管的结电压Vj，并且同时，将晶体管的漏极和源极之间的电压Vds以及栅极和背栅极之间的电压Vgw减小为4V和更小。作为结果，字线驱动器41和42可由4V和更小的较低击穿电压的晶体管形成。
字线驱动器41和42的结构不限于上述结构，而是可在不脱离本发明的精神的情况下被适当地改变为具有相同功能的其它结构。
如上所述，根据第一至第四实施方式的闪速存储器通过使用两个字线驱动器来生成在数据写入的时候要施加至存储器单元的高电压。根据第一至第四实施方式的闪速存储器可仅使用低击穿电压晶体管来形成两个字线驱动器，而不使用高击穿电压晶体管来形成，因此抑制制造工艺的增加，作为结果，降低了制造成本。
另外，与形成高击穿电压的字线驱动器的情况相比，根据第一至第四实施方式的闪速存储器可通过形成低击穿电压晶体管的两个字线驱动器来实现更高速的操作。
另外，在数据读取的时候，根据第一至第四实施方式的闪速存储器取决于操作模式来适当地使用两个字线驱动器；例如，在数据读取的时候，仅使用一个字线驱动器来驱动字线。因此，根据第一至第四实施方式的闪速存储器可有效地对电路进行布局，因此抑制了电路大小的增加。例如，由于不需要高速操作，所以字线驱动器42由较小尺寸的晶体管来形成。
如上所述，尽管基于实施方式描述了发明人等人所作出的本发明，本发明不限于所描述的实施方式，而是不用说，在不脱离精神的情况下，可进行各种修改。
例如，在根据上述实施方式的半导体器件中，半导体衬底、半导体层和扩散层(扩散区域)的导电类型(p型或n型)可被反转。因此，当n型和p型之一为第一导电类型，另一个为第二导电类型时，第一导电类型可为p型，第二导电类型可为n型，或者相反，第一导电类型可为n型，第二导电类型可为p型。

Claims (11)

1.一种闪速存储器，包括：
存储器单元阵列，所述存储器单元阵列由以矩阵形状布置的多个存储器单元形成；
多条字线，所述多条字线设置在所述存储器单元阵列的每列中；
第一字线驱动器，所述第一字线驱动器向所述多条字线中的每条字线输出第一电压组；以及
第二字线驱动器，所述第二字线驱动器与所述第一字线驱动器一起向所述多条字线的每条字线输出第二电压组，
其中所述第一字线驱动器包括：
多个第一电平移位器，每个所述第一电平移位器被设置给对应的字线；多个反相器，所述多个反相器驱动各所述第一电平移位器的输出；以及多个第一电压缓和晶体管，所述多个第一电压缓和晶体管使施加至各反相器的电压缓和，所述第一电压缓和晶体管中的每个包括设置在各反相器的输出级中的N沟道型MOS晶体管。
2.根据权利要求1所述的闪速存储器，
其中，所述第一字线驱动器和所述第二字线驱动器相对地布置，所述存储器单元阵列介于所述第一字线驱动器和所述第二字线驱动器之间。
3.根据权利要求1所述的闪速存储器，
其中，形成所述第一字线驱动器和所述第二字线驱动器的每个晶体管的击穿电压小于形成所述存储器单元阵列的每个晶体管的击穿电压。
4.根据权利要求1所述的闪速存储器，
其中，形成所述第一字线驱动器和所述第二字线驱动器的每个晶体管的击穿电压是与形成除所述存储器单元阵列以外的外围电路的每个晶体管的击穿电压相同的击穿电压。
5.根据权利要求1所述的闪速存储器，
其中，所述反相器被分别地形成在多个P阱上，所述多个P阱单独地设置在作为存储器数据同时擦除的目标的所述存储器单元的每一个单位中，并且
其中，所述第一字线驱动器包括来自所述多个P阱的P阱，并且还包括多个第二电平移位器，所述多个第二电平移位器向各PMOS和NMOS晶体管当中的NMOS晶体管的每个源极供应公共电位，所述PMOS和NMOS晶体管用于形成在所述P阱上形成的各反相器。
6.根据权利要求1所述的闪速存储器，
其中，所述反相器全部形成在公共的P阱上，并且
其中，公共电位被供应给所述公共的P阱以及形成各反相器的各PMOS和NMOS晶体管当中的NMOS晶体管的每个源极。
7.根据权利要求1所述的闪速存储器，
其中，所述反相器被分别地形成在多个P阱上，所述多个P阱单独地设置在作为存储器数据同时擦除的目标的所述存储器单元的每一个单位中，
其中，所述第一字线驱动器包括来自所述多个P阱的P阱；多个第二电平移位器，所述多个第二电平移位器向各PMOS和NMOS晶体管当中的NMOS晶体管的每个源极供应公共电位，所述PMOS和NMOS晶体管用于形成在所述P阱上形成的各反相器，并且
还包括多个第三电平移位器，所述多个第三电平移位器向与所述多个P阱对应地设置的多个N阱分别地供应电位，并且
其中，所述第一电压缓和晶体管是设置在形成各反相器的各PMOS和NMOS晶体管当中的PMOS晶体管的源极侧的P沟道型MOS晶体管。
8.根据权利要求1所述的闪速存储器，
其中，所述第一字线驱动器包括
多个反相器，所述多个反相器控制所述多条字线的各电压电平，以及
多个第一电压缓和晶体管，所述多个第一电压缓和晶体管使施加至各反相器的电压缓和，
其中，所述反相器被分别地形成在多个P阱上，所述多个P阱单独地设置在作为存储器数据同时擦除的目标的所述存储器单元的每一个单位中，
其中，所述第一字线驱动器包括来自所述多个P阱的P阱；多个第二电平移位器，所述多个第二电平移位器向各PMOS和NMOS晶体管当中的NMOS晶体管的每个源极供应公共电位，所述PMOS和NMOS晶体管用于形成在所述P阱上形成的各反相器，并且
还包括多个第三电平移位器，所述多个第三电平移位器向与所述多个P阱对应地设置的多个N阱分别地供应电位，并且
其中，所述第一电压缓和晶体管是设置在形成各反相器的各PMOS和NMOS晶体管当中的PMOS晶体管的源极侧的P沟道型MOS晶体管。
9.根据权利要求5所述的闪速存储器，
其中，所述第一字线驱动器还包括多个第二电压缓和晶体管和多个第三电平移位器，每个所述第二电压缓和晶体管串联耦合至各第一电压缓和晶体管，所述多个第三电平移位器向所述第二电压缓和晶体管的每个栅极供应电位。
10.根据权利要求1所述的闪速存储器，
其中，所述第二字线驱动器包括
多个第二电平移位器，所述多个第二电平移位器被设置在作为存储器数据同时擦除的目标的所述存储器单元的每一个单位中，以及
多个选择电路，所述多个选择电路将所述第二电平移位器的每个输出选择性地输出至与所述第二电平移位器对应的所述多条字线中的一条。
11.根据权利要求10所述的闪速存储器，
其中，所述第二字线驱动器还包括
多个第二电压缓和晶体管，所述多个第二电压缓和晶体管各自在所述选择电路和所述字线之间。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017147005A (ja) * 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US11790982B2 (en) * 2020-07-27 2023-10-17 Samsung Electronics Co., Ltd. Circuits for power down leakage reduction in random-access memory

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102438A (ja) * 1991-10-04 1993-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0955093A (ja) * 1995-08-11 1997-02-25 Sharp Corp 不揮発性半導体記憶装置
CN1199909A (zh) * 1997-05-19 1998-11-25 三星电子株式会社 有闪速电可擦可编程只读存储器单元的非易失性存储设备
JP2002204153A (ja) * 2000-12-28 2002-07-19 Toshiba Corp レベル変換器及びこのレベル変換器を備えた半導体装置
CN1449567A (zh) * 2000-08-31 2003-10-15 先进微装置公司 闪存中的字线译码结构
JP2013229075A (ja) * 2012-04-25 2013-11-07 Lapis Semiconductor Co Ltd 半導体記憶装置
CN104380605A (zh) * 2012-08-01 2015-02-25 瑞萨电子株式会社 电平移位电路、半导体器件
CN104380387A (zh) * 2012-06-29 2015-02-25 株式会社佛罗迪亚 非易失性半导体存储装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
JP3155879B2 (ja) * 1994-02-25 2001-04-16 株式会社東芝 半導体集積回路装置
US5633832A (en) * 1995-09-26 1997-05-27 Alliance Semiconductor Corporation Reduced area word line driving circuit for random access memory
KR100204542B1 (ko) * 1995-11-09 1999-06-15 윤종용 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치
US5774411A (en) * 1996-09-12 1998-06-30 International Business Machines Corporation Methods to enhance SOI SRAM cell stability
JPH10163451A (ja) * 1996-12-02 1998-06-19 Hitachi Ltd 半導体記憶装置
US5923593A (en) * 1996-12-17 1999-07-13 Monolithic Systems, Inc. Multi-port DRAM cell and memory system using same
JP3693453B2 (ja) * 1997-04-08 2005-09-07 松下電器産業株式会社 デコーダ回路
JPH1166874A (ja) * 1997-08-08 1999-03-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5978277A (en) * 1998-04-06 1999-11-02 Aplus Flash Technology, Inc. Bias condition and X-decoder circuit of flash memory array
US6044020A (en) * 1998-07-28 2000-03-28 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device with a row decoder circuit
US6198634B1 (en) * 1999-03-31 2001-03-06 International Business Machines Corporation Electronic package with stacked connections
JP3892612B2 (ja) * 1999-04-09 2007-03-14 株式会社東芝 半導体装置
KR20010003827A (ko) * 1999-06-25 2001-01-15 윤종용 데이터 멀티플렉싱 및 데이터 마스킹 기능을 갖는 반도체 장치
US6091620A (en) * 1999-07-06 2000-07-18 Virage Logic Corporation Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects
US6738279B1 (en) * 1999-07-06 2004-05-18 Virage Logic Corporation Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
KR100338772B1 (ko) * 2000-03-10 2002-05-31 윤종용 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법
TWI267049B (en) * 2000-05-09 2006-11-21 Sharp Kk Image display device, and electronic apparatus using the same
KR100386950B1 (ko) * 2000-07-12 2003-06-18 삼성전자주식회사 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
JP2002093159A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
KR100510484B1 (ko) * 2002-01-24 2005-08-26 삼성전자주식회사 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
JP2005025907A (ja) * 2003-07-03 2005-01-27 Hitachi Ltd 半導体集積回路装置
US7345946B1 (en) * 2004-09-24 2008-03-18 Cypress Semiconductor Corporation Dual-voltage wordline drive circuit with two stage discharge
KR100640651B1 (ko) * 2005-07-07 2006-11-01 삼성전자주식회사 워드라인 드라이버
US20070258312A1 (en) * 2006-05-05 2007-11-08 Texas Instruments Incorporated Memory Cell Array with Multiple Drivers
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
JP5101401B2 (ja) * 2008-06-17 2012-12-19 オンセミコンダクター・トレーディング・リミテッド 半導体記憶装置
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US7800407B1 (en) * 2009-06-26 2010-09-21 Intel Corporation Multiple voltage mode pre-charging and selective level shifting
KR20110014732A (ko) * 2009-08-06 2011-02-14 삼성전자주식회사 워드라인 구동 회로 및 이를 포함하는 메모리 장치
US8270222B2 (en) * 2009-09-24 2012-09-18 Macronix International Co., Ltd. Local word line driver of a memory
US8427888B2 (en) * 2010-02-09 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver using level shifter at local control circuit
JP5690083B2 (ja) * 2010-05-19 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8213257B2 (en) * 2010-08-09 2012-07-03 Faraday Technology Corp. Variation-tolerant word-line under-drive scheme for random access memory
US8837226B2 (en) * 2011-11-01 2014-09-16 Apple Inc. Memory including a reduced leakage wordline driver
KR20130068145A (ko) * 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치
US8902676B2 (en) * 2012-04-26 2014-12-02 SK Hynix Inc. Wordline coupling reduction technique
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9503091B2 (en) * 2013-11-20 2016-11-22 Globalfoundries Inc. Wordline decoder circuits for embedded charge trap multi-time-programmable-read-only-memory
US9251889B2 (en) * 2014-01-21 2016-02-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Area-efficient, high-speed, dynamic-circuit-based sensing scheme for dual-rail SRAM memories
US9875783B2 (en) * 2014-03-03 2018-01-23 Intel Corporation High voltage tolerant word-line driver
US9595332B2 (en) * 2015-06-15 2017-03-14 Cypress Semiconductor Corporation High speed, high voltage tolerant circuits in flash path
US9466347B1 (en) * 2015-12-16 2016-10-11 Stmicroelectronics International N.V. Row decoder for non-volatile memory devices and related methods
JP2017147005A (ja) * 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US9570192B1 (en) * 2016-03-04 2017-02-14 Qualcomm Incorporated System and method for reducing programming voltage stress on memory cell devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102438A (ja) * 1991-10-04 1993-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0955093A (ja) * 1995-08-11 1997-02-25 Sharp Corp 不揮発性半導体記憶装置
CN1199909A (zh) * 1997-05-19 1998-11-25 三星电子株式会社 有闪速电可擦可编程只读存储器单元的非易失性存储设备
CN1449567A (zh) * 2000-08-31 2003-10-15 先进微装置公司 闪存中的字线译码结构
JP2002204153A (ja) * 2000-12-28 2002-07-19 Toshiba Corp レベル変換器及びこのレベル変換器を備えた半導体装置
JP2013229075A (ja) * 2012-04-25 2013-11-07 Lapis Semiconductor Co Ltd 半導体記憶装置
CN104380387A (zh) * 2012-06-29 2015-02-25 株式会社佛罗迪亚 非易失性半导体存储装置
CN104380605A (zh) * 2012-08-01 2015-02-25 瑞萨电子株式会社 电平移位电路、半导体器件

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