JP5101401B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置の読み出し回路に関する。

近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM; Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMは、フローティングゲートと、コントロールゲートを有するメモリセルを備える。そして、フローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上のデータをメモリセルに記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって、メモリセルからデータを読み出す。

EEPROMのメモリセルは、半導体基板上にフローティングゲートとコントロールゲートとが順次積層された構造を持つスタックゲート型（Stacked-Gate Type）と、フローティングゲートとコントロールゲートとが共に半導体基板のチャネルと対向する構造を持つスプリットゲート型(Split-Gate Type)とに分類される。

スプリットゲート型のメモリセルにおいては、コントロールゲートはワード線に接続されている。そして、データ消去時には、デコーダ回路によって選択されたワード線に選択的に高電圧を印加する。これにより、フローティングゲートに蓄積された電荷がコントロールゲートに引き抜かれることで、メモリセルのデータを消去していた。即ちメモリセルのデータ消去時には、選択されたワード線には高電圧が印加され、非選択のワード線には接地電圧が印加される。

この種のEEPROMは特許文献１〜６に記載されている。
米国特許第５０２９１３０号 米国特許第５０４５４８８号 米国特許５０６７１０８号 特開平１１−２７４３２９号公報 特開２００５−１５９３３６号公報 特開２０００−１７３２７８号公報

しかしながら、上述のようなEEPROMの回路を形成するには、データ消去の高電圧に耐えうる、高耐圧のトランジスタが必要になり、その数が多くなると、チップサイズを増大させる要因となる。

そこで、本発明の半導体記憶装置は、フローティングゲートと、コントロールゲートを有し、前記コントロールゲートに消去電圧が印加されることにより、フローティングゲートに蓄積された電荷がコントロールゲートに引き抜かれることによりデータが消去されるメモリセルと、前記メモリセルのコントロールゲートに接続されたワード線と、前記ワード線を選択するデコーダ回路と、前記ワード線が前記デコーダ回路によって選択された時に消去電圧を出力するスイッチング回路と、前記スイッチング回路と前記ワード線との間に接続され、前記スイッチング回路から出力された高電圧を前記デコーダ回路により選択されたワード線に転送する第１のトランジスタと、前記ワード線と前記デコーダ回路の間に接続された第２のトランジスタと、前記ワード線が前記デコーダ回路によって選択された時に、前記第２のトランジスタをオフさせることにより、前記デコーダ回路に前記ワード線に転送された消去電圧が印加されないようにし、前記ワード線がデコーダ回路によって選択されない時には、前記第２のトランジスタをオンさせることにより、前記デコーダ回路から前記第２のトランジスタを介して、前記ワード線に前記消去電圧より低い非消去電圧を供給させる制御回路と、を備えることを特徴とする。

本発明の半導体記憶装置によれば、選択されたワード線に接続されたメモリセルのデータを消去することができると共に、高耐圧のトランジスタの数を少なくすることでチップサイズの増大を抑えることができる。

本発明の実施形態について図面を参照しながら説明する。
（半導体記憶装置の構成）
半導体記憶装置の構成について図１を参照しながら説明する。図１においては、メモリセルアレイの第１行と第２行の構成が示されている。第１行において、ワード線ＷＬ１とビット線ＢＬの交差点に対応してメモリセルＭＣ１が設けられている。メモリセルＭＣ１のコントロールゲートはワード線ＷＬ１に接続され、そのドレインはビット線ＢＬに接続され、そのソースはソース線ＳＬに接続されている。尚、実際の半導体記憶装置においては、複数のビット線がワード線ＷＬと交差して配設されており、各交差点に対応して複数のメモリセルが同様に設けられている。

また、ワード線ＷＬ１を選択するデコーダ回路１０−１が設けられている。デコーダ回路１０−１は、電源電圧Ｖddと接地電圧Ｖssが供給されたＣＭＯＳインバータで形成されている。即ち、デコーダ回路１０−１は、入力アドレス信号がハイの時、ロウ（＝Ｖss）を出力し、入力アドレス信号がロウの時、ハイ（＝Ｖdd）を出力する。デコーダ回路１０−１の出力がロウの時は、ワード線ＷＬ１の電圧はロウになる。（非選択状態）また、デコーダ回路１０−１の出力がハイの時は、ワード線ＷＬ１の電圧はハイになる。（選択状態）

スイッチング回路２０−１は、ワード線ＷＬがデコーダ回路１０−１によって選択された時に高電圧Vee（＝消去電圧）を出力する回路である。このスイッチング回路２０−１は、２つのＣＭＯＳインバータの入力端子と出力端子とを互いにクロス接続して形成されたラッチ回路、一方のＣＭＯＳインバータの出力端子、即ち、スイッチング回路２０−１の出力端子と接地間に接続されたＮチャネル型のリセットトランジスタＭ３−１、一方のＣＭＯＳインバータの出力端子と接地間に接続されたＮチャネル型の選択トランジスタＭ４−１を有する。

ラッチ回路の電源は当初電源電圧Ｖddが供給され、メモリセルを消去する時に高電圧Veeが供給される。ここで、高電圧Vee、電源電圧Ｖdd、接地電圧Ｖssの大小関係は以下の通りである。
高電圧Vee＞電源電圧Ｖdd＞接地電圧Ｖss
リセットトランジスタＭ３−１は、リセット信号ＲＥＳがゲートに印加されており、リセット信号ＲＥＳがハイの時にオンして、スイッチング回路２０−１の出力をロウにリセットする。また、選択トランジスタＭ４−１のゲートにはワード線ＷＬが接続されており、ワード線ＷＬ１の電圧がハイの時（選択状態）にオンして、リセット時のラッチ回路の状態を反転させ、スイッチング回路２０−１から高電圧Veeを出力させる。

前記スイッチング回路２０−１とワード線ＷＬ１の間には、Ｐチャネル型の第１のトランジスタＭ１−１が接続されている。第１のトランジスタＭ１−１のゲートには制御信号Ｖ１が印加され、制御信号Ｖ１がロウの時にオンして、スイッチング回路２０−１から出力された高電圧Veeをデコーダ回路１０−１により選択されたワード線ＷＬ１に転送する。メモリセルＭＣ１のデータ消去動作時には制御信号Ｖ１はロウになっている。

また、ワード線ＷＬ１とデコーダ回路１０−１の間には、Ｎチャネル型の第２のトランジスタＭ２−１が接続されている。第２のトランジスタＭ２−１のゲートには、制御回路３０からの制御信号Ｖ２が印加されている。

デコーダ回路１０−１の動作時には、制御信号Ｖ２は電源電圧Ｖddより＋αだけ高い電圧、つまり（Ｖdd＋α）という電圧に立ち上がり、第２のトランジスタＭ２−１はオンする。第２のトランジスタＭ２−１がオンすると、デコーダ回路１０−１の出力（ロウ又はハイ）がワード線ＷＬ１に出力される。

デコーダ回路１０−１の出力がハイの時、ワード線ＷＬ１は選択状態であり、スイッチング回路２０−１はリセット時のラッチ回路の状態から反転して選択状態となる。その後、制御信号Ｖ２は、電源電圧Ｖddより＋βだけ低い電圧、つまり（Ｖdd−β）の電圧まで立ち下がる。そして、スイッチング回路２０−１の電源を高電圧Veeに上昇させると高電圧Veeが第１のトランジスタＭ１−１を通してワード線ＷＬ１に出力される。これにより、メモリセルＭＣ１のデータ消去が行われる。尚、メモリセルＭＣ１のデータ消去動作時には、ビット線ＢＬとソース線ＳＬは接地されている。この時、デコーダ回路１０−１の出力はハイ（Ｈ＝Vdd）を保持し、制御信号Ｖ２は（Ｖdd−β）まで立ち下がっているので、ワード線ＷＬ１の電圧が高電圧Veeに立ち上がっても、第２のトランジスタＭ２−１はオフする。これにより、デコーダ回路１０−１に高電圧Veeが印加されないようになっている。デコーダ回路１０−１には、高電圧Veeが印加されないので、高耐圧トランジスタを用いずに済む。

デコーダ回路１０−１の出力がロウの時は、ワード線ＷＬ１は非選択状態であり、スイッチング回路２０−１からの高電圧Veeはワード線ＷＬ１に出力されない。その代わり、デコーダ回路１０−１から第２のトランジスタＭ２−１を通してワード線ＷＬ１に接地電圧Ｖss（＝非消去電圧）が供給される。これにより、メモリセルＭＣ１のデータは消去されなくなる。これは、制御信号Ｖ２は（Ｖdd−β）まで立ち下がるが、（Ｖdd−β）が第２のトランジスタＭ２−１のしきい値よりも高ければ、第２のトランジスタＭ２−１は、高抵抗ではあるがオン状態になる。（Ｖdd−β）は１Ｖ程度であることが好ましい。これにより、デコーダ回路１０−１のオンしているＮチャネル型ＭＯＳトランジスタと、第２のトランジスタＭ２−１を介して、ワード線ＷＬ１に接地電圧Ｖss（＝非消去電圧）が供給されるからである。

以上は、第１行の構成であるが、第２行についても全く同様に構成されている。即ち、ワード線ＷＬ２とビット線ＢＬの交差点に対応してメモリセルＭＣ２が設けられている。また、第１のトランジスタＭ１−２、第２のトランジスタＭ２−２、デコーダ回路１０−２、スイッチング回路２０−２が設けられている。

本実施形態においては、上述のように、ワード線ＷＬ１（又はワード線ＷＬ２）が非選択状態の場合に、デコーダ回路１０−１からワード線ＷＬ１（（又はワード線ＷＬ２）に接地電圧Ｖss（＝非消去電圧）を供給するようにしたので、第１のトランジスタＭ１−１（又はＭ１−２）を１つのＰチャネル型トランジスタだけで形成できるのである。

（メモリセルの構成）
メモリセルＭＣ１（ＭＣ２も同じ）の具体的な構成例について、図２を参照して説明する。このメモリセルＭＣ１は、スプリットゲート型であり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。

ドレイン領域１１３は対応するビット線ＢＬに接続され、ソース領域１１４は対応するワード線ＷＬに接続され、ソース領域１１４は対応するソース線ＳＬに接続されている。

以下に、スプリットゲート型のメモリセルＭＣ１の動作を述べる。先ず、データを書き込むときには、コントロールゲート１１２にメモリセルＭＣ１のしきい値よりも少し高い電圧（例えば2V）とソース領域１１４に高電圧Vpp（例えば12V）印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。

また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、ワード線ＷＬからコントロールゲート１１２に高電圧Vee（例えば15V）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下FNトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９aが形成されているので、ここに電界が集中し、より低電圧でFNトンネル電流を流すことができる。

また、メモリセルＭＣ１に記憶されたデータを読み出す時は、コントロールゲート１１２及びドレイン領域１１３に所定の電圧（例えば、コントロールゲート１１２に3V、ドレイン１１３に1V）を印加する。すると、フローティングゲート１０９に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルＭＣのしきい値は高くなるので、セル電流Icは小さくなり、データ「１」が書き込まれている場合にはメモリセルＭＣ１のしきい値は低くなるので、セル電流Icは大きくなる。

セル電流Icは、プリアンプ等によりデータ電圧Ｖdataに変換される。読み出し回路は、そのデータ電圧Ｖdataと、リファレンス電圧Ｖrefと比較することによって、メモリセルＭＣに記憶されたデータが「０」か、「１」かを判定することになる。

（半導体記憶装置の動作例）
上記半導体記憶装置の動作例について、図１、図３を参照して説明する。まず、メモリセルＭＣのデータ消去の動作について説明する。いま、第１行のワード線ＷＬ１が選択状態であり、第２行のワード線ＷＬ２が非選択状態であるとする。つまり、デコーダ回路１０−１の入力アドレス信号はロウ（Ｌ＝Ｖss）、デコーダ回路１０−１の出力はハイ（Ｈ＝Vd d）である。また、デコーダ回路１０−２の入力アドレス信号はハイ、デコーダ回路１０−２の出力はロウである。制御信号Ｖ１はロウになっている。また、スイッチング回路２０−１，２０−２の出力は消去動作に入る前に、ロウ（＝Ｖss）にリセットされているものとする。

制御回路３０からの制御信号Ｖ２は、時刻ｔ１において接地電圧Ｖssから（Ｖdd＋α）に立ち上がる。すると、第１行においては、第２のトランジスタＭ２−１がオンし、デコーダ回路１０−１の出力電圧（ハイ＝Ｖdd）がワード線ＷＬ１に供給される。ワード線ＷＬ１がハイになると、スイッチング回路２０−１の選択トランジスタＭ４−１がオンする。すると、スイッチング回路２０−１はリセット時のラッチ回路の状態から反転して選択状態となる。その後、時刻ｔ２において、制御信号Ｖ２は、（Ｖdd＋α）から（Ｖdd−β）に立ち下がる。すると、第２のトランジスタＭ２−１はオフする。そしてスイッチング回路２０−１の電源を高電圧Veeに上昇させると高電圧Veeが第１のトランジスタＭ１−１を通して、ワード線ＷＬ１に供給される。これにより、メモリセルＭＣ１のデータ消去が行われる。

一方、制御信号Ｖ２が時刻ｔ１において接地電圧Ｖssから（Ｖdd＋α）に立ち上がると、第２行においては、第２のトランジスタＭ２−２がオンし、デコーダ回路１０−２の出力電圧（ロウ）がワード線ＷＬ２に供給される。そのため、選択トランジスタＭ４−２はオフであり、スイッチング回路２０−２の出力はロウのままである。その後、時刻ｔ２において、制御信号Ｖ２が（Ｖdd＋α）から（Ｖdd−β）に立ち下がるが、第２のトランジスタＭ２−２は前述のようにオン状態を維持する。そのため、デコーダ回路１０−２のオンしているＮチャネル型ＭＯＳトランジスタと、第２のトランジスタＭ２−２を介して、ワード線ＷＬ２に接地電圧Ｖss（＝非消去電圧）が供給される。したがって、メモリセルＭＣ２の消去は行われない。

次に、読み出し動作について説明する。ワード線ＷＬ１に接続されたメモリセルＭＣ１のデータを読み出す時は、制御信号Ｖ１をハイにすることで第１のトランジスタＭ１−１、Ｍ１−２をオフさせる。そして、制御信号Ｖ２を（Ｖdd＋α）にすることでデコーダ回路１０−１から第２のトランジスタＭ２−１を通して、ワード線ＷＬ１にハイを供給する。そして、ビット線ＢＬとソース線ＳＬの間に電圧を印加し、メモリセルＭＣ１にセル電流Icを流す。セル電流Icは、プリアンプ等によりデータ電圧Ｖdataに変換される。読み出し回路は、そのデータ電圧Ｖdataと、リファレンス電圧Ｖrefと比較することによって、メモリセルＭＣに記憶されたデータが「０」か、「１」かを判定することになる。

書き込み動作時には、制御信号Ｖ１をハイにすることで第１のトランジスタＭ１−１、Ｍ１−２をオフさせる。そして、スイッチング回路２０−１，２０−２からの高電圧Vpp（＝書き込み電圧）を不図示のスイッチを介して、ビット線ＢＬに印加する。

（参考例に係る半導体記憶装置の説明）
以下、参考例に係る半導体記憶装置について、図４、図５を参照して説明する。参考例に係る半導体記憶装置が上記実施形態と異なる点は、データ消去時にスイッチング回路２０−１，２０−２の出力を用いて、非選択のワード線に接地電圧Ｖss（＝非消去電圧）を供給する点である。そのため、Ｐチャネル型の第１のトランジスタＭ１−１，Ｍ１−２に並列に、高耐圧のＮチャネル型トランジスタＭ５−１，Ｍ５−２を設ける必要がある。

これは、接地電圧Ｖssをワード線に伝達するには、Ｐチャネル型トランジスタでは無理で、Ｎチャネル型トランジスタを用いる必要があるためである。高耐圧であることが必要な理由は、ワード線が選択された場合にはスイッチング回路２０−１，２０−２からの高電圧が印加されるからである。ここで、Ｎチャネル型トランジスタＭ５−１，Ｍ５−２のゲートには制御信号Ｖ３が印加されている。制御信号Ｖ３はデータ消去時にはハイになっているため、Ｎチャネル型トランジスタＭ５−１，Ｍ５−２は第１のトランジスタＭ１−１，Ｍ１−２とともに、オン状態である。

また、第２のトランジスタＭ２−１，Ｍ２−２は、制御回路３０Ａからの制御信号Ｖ２Ａで制御されるが、この制御信号Ｖ２Ａも、実施形態における制御信号Ｖ２とは異なっている。

以下、参考例に係る半導体記憶装置の動作について説明する。いま、第１行のワード線ＷＬ１が選択状態であり、第２行のワード線ＷＬ２が非選択状態であるとする。つまり、デコーダ回路１０−１の入力アドレス信号はロウ（Ｌ＝Ｖss）、デコーダ回路１０−１の出力はハイ（Ｈ＝Vdd）である。また、デコーダ回路１０−２の入力アドレス信号はハイ、デコーダ回路１０−２の出力はロウである。制御信号Ｖ１はロウ、制御信号Ｖ３はハイになっている。また、スイッチング回路２０−１，２０−２の出力は消去動作に入る前に、ロウにリセットされているものとする。

制御回路３０Ａからの制御信号Ｖ２Ａは、時刻ｔ１において接地電圧Ｖssから（Ｖdd＋α）に立ち上がる。すると、第１行においては、第２のトランジスタＭ２−１がオンし、デコーダ回路１０−１の出力電圧（ハイ）がワード線ＷＬ１に供給される。ワード線ＷＬ１がハイになると、スイッチング回路２０−１の選択トランジスタＭ４−１がオンする。するとスイッチング回路２０−１から高電圧Veeが、第１のトランジスタＭ１−１，Ｎチャネル型トランジスタＭ５−１を通して、ワード線ＷＬ１に供給される。これにより、メモリセルＭＣのデータ消去が行われる。その後、時刻ｔ２において、制御信号Ｖ２Aは、（Ｖdd＋α）からＶssに立ち下がる。すると、第２のトランジスタＭ２−１はオフする。

一方、制御信号Ｖ２Ａが時刻ｔ１において接地電圧Ｖssから（Ｖdd＋α）に立ち上がると、第２行においては、第２のトランジスタＭ２−２がオンし、デコーダ回路１０−２の出力電圧（ロウ）がワード線ＷＬ２に供給される。そのため、選択トランジスタＭ４−２はオフであり、スイッチング回路２０−２の出力は接地電圧Ｖssになる。したがって、スイッチング回路２０−２の出力の接地電圧Ｖssが、Ｎチャネル型トランジスタＭ５−２を通して、ワード線ＷＬ２に供給される。その後、時刻ｔ２において、制御信号Ｖ２Aが（Ｖdd＋α）からＶssに立ち下がると、第２のトランジスタＭ２−２はオフする。

このように、参考例に係る半導体記憶装置においても、選択されたワード線に接続されたメモリセルＭＣのデータ消去を行うことができるが、高耐圧のＮチャネル型トランジスタＭ５−１，Ｍ５−２を設ける必要があり、その分、本発明の実施形態に係る半導体記憶装置よりも、チップサイズが増大してしまうという欠点がある。

本発明の実施形態による半導体記憶装置の回路図である。 スプリットゲート型のメモリセルを示す断面図である。 本発明の実施形態による半導体記憶装置の動作を説明するタイミング図である。 参考例に係る半導体記憶装置の回路図である。 参考例に係る半導体記憶装置の動作を説明するタイミング図である。

符号の説明

１０−１，１０−２ デコーダ回路 ２０−１，２０−２ スイッチング回路
３０ 制御回路
Ｍ１−１，Ｍ１−２ 第１のトランジスタ
Ｍ２−２，Ｍ２−２ 第２のトランジスタ ＭＣ１，ＭＣ２ メモリセル
ＢＬ ビット線 ＷＬ１，ＷＬ２ ワード線 ＳＬ ソース線
１０１ 半導体基板 １０５ ゲート絶縁膜
１０９ フローティングゲート １０９ａ 突起部 １１０ トンネル絶縁膜
１１２ コントロールゲート １１３ ドレイン領域 １１４ ソース領域
１１５ チャネル領域

Claims (4)

1. フローティングゲートと、コントロールゲートを有し、前記コントロールゲートに消去電圧が印加されることにより、フローティングゲートに蓄積された電荷がコントロールゲートに引き抜かれることによりデータが消去されるメモリセルと、
   前記メモリセルのコントロールゲートに接続されたワード線と、
   前記ワード線を選択するデコーダ回路と、
   前記ワード線が前記デコーダ回路によって選択された時に消去電圧を出力するスイッチング回路と、
   前記スイッチング回路と前記ワード線との間に接続され、前記スイッチング回路から出力された高電圧を前記デコーダ回路により選択されたワード線に転送する第１のトランジスタと、
   前記ワード線と前記デコーダ回路の間に接続された第２のトランジスタと、
   前記ワード線が前記デコーダ回路によって選択された時に、前記第２のトランジスタをオフさせることにより、前記デコーダ回路に前記ワード線に転送された消去電圧が印加されないようにし、前記ワード線がデコーダ回路によって選択されない時には、前記第２のトランジスタをオンさせることにより、前記デコーダ回路から前記第２のトランジスタを介して、前記ワード線に前記消去電圧より低い非消去電圧を供給させる制御回路と、を備えることを特徴とする半導体記憶装置。
2. 前記第１及び第２のトランジスタは、前記消去電圧に耐える高耐圧のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のトランジスタはＰチャネル型であり、前記第２のトランジスタはＮチャネル型であることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記消去電圧は正の電圧であり、前記非消去電圧は接地電圧であることを特徴とする請求項３に記載の半導体記憶装置。

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