JP2005159336A

JP2005159336A - 半導体装置の製造方法

Info

Publication number: JP2005159336A
Application number: JP2004314629A
Authority: JP
Inventors: Katsuhiko Iizuka; 勝彦飯塚; Kazuhisa Okada; 和央岡田; Tomonori Mori; 智典森; Hiroyuki Dobashi; 博之土橋; Takayoshi Honda; 孝好本多; Hiroyuki Suzuki; 弘之鈴木; Toshimitsu Taniguchi; 敏光谷口
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-10-29
Filing date: 2004-10-28
Publication date: 2005-06-16

Abstract

【課題】シリコン基板の削れや炭素汚染を生じさせることなく、ＬＤＤ構造やサリサイド領域を形成する。
【解決手段】ゲート電極３の側面部にスペーサー６を形成する際に、絶縁膜５のエッチングをドライエッチングとウェットエッチングの２段階に分けて行なう。また、高濃度不純物注入の際のバッファ膜としてシリコン窒化膜を用い、この膜の除去をウェットエッチングで行なう。この結果、シリコン基板１の削れ、炭素汚染を防止でき、さらに、ウェットエッチングの特徴である選択比の高さから不純物領域やシリサイド形成領域の深さや抵抗の面内ばらつきが小さくなる。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、特にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有し、シリコン基板やゲート電極上面にシリサイド層を形成する半導体装置の製造方法に関する。

半導体装置の微細化にともない、短チャネル効果によりＭＯＳトランジスタの特性が劣化する問題が発生している。これに対して、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造と呼ばれる技術が開発され、利用されている。また、ゲート電極、ソース、ドレイン領域の寸法が小さくなることによりゲート電極、ソース・ドレイン領域の抵抗が増大する問題も発生している。この問題に対応するための手段としては、ゲート電極やソース・ドレイン領域の表面近傍において、自己整合で遷移金属とシリコンを反応させたシリサイド層を形成するサリサイドと呼ばれる技術が使用されている。近年の半導体装置は、これら２つの技術を組み合わせて製造することが多い。

以下に、図９〜図１４に従い、ＬＤＤ構造とサリサイドを組み合わせて半導体装置を製造する手順の概要について述べる。

図９において、シリコン基板１１上に、ゲート絶縁膜１２を形成する。一般に、ゲート絶縁膜１２にはシリコン酸化膜が用いられる。前記ゲート絶縁膜１２上に、ゲート電極１３の材料となる膜を成膜し、フォトリソグラフィとエッチングによりゲート電極１３を形成する。その後、前記ゲート電極１３をマスクとして、シリコン基板１１の表層部に低濃度不純物を注入し、低濃度不純物領域１４を形成する。

図１０において、シリコン基板１１上に、絶縁膜を形成する。以後、この膜をスペーサー絶縁膜１５と呼称する。

図１１において、スペーサー絶縁膜１５、ゲート酸化膜１２を異方性ドライエッチングで処理することにより、ゲート電極１３の側面にスペーサー１６が形成される。

図１２において、シリコン基板１１上に、絶縁膜からなるバッファ膜１７を形成する。この状態で、高濃度不純物領域１８を形成するために、高濃度不純物の注入を行なう。高濃度不純物領域１８の形成後、バッファ膜１７はドライエッチングで除去される。

図１３及び図１４において、シリコン基板１１全面に遷移金属膜を形成する。その後、シリコン基板１１を加熱することにより、前記遷移金属膜１９とシリコン基板１１、ゲート電極１３の材料であるシリコンが反応し、遷移金属とシリコンによるシリサイドが形成される。その後、未反応の遷移金属膜を除去し、再度、加熱を行なうことにより、シリコン基板１１、ゲート電極１３の表面付近に、シリサイド層２０が形成される。

この後、不図示であるが、層間絶縁膜を形成した後に、高濃度不純物領域等にコンタクトを開口し、金属配線を形成することにより、半導体装置を完成させるのは、当業者であれば、周知の事項である。

上述した技術は、以下の特許文献１、２、３、４に記載されている。
特開２０００−１００７５４号公報特開２００２−２５９４１号公報特開２００２−１３４７０４号公報特開平１１−１８６５４５号公報

前述したＬＤＤ構造とサリサイド層を形成する技術で半導体装置を製造する場合、以下のような問題が生じる。

（１）通常、スペーサー１６となる絶縁膜、バッファ膜１７となる絶縁膜をエッチングするためには、ＣＦ_４、ＣＨＦ_３といった炭素を含んだガスを使用する。その結果、シリコン基板１１の表面やゲート電極１３の表面付近、具体的には、表面から深さ４ｎｍ程度の領域は、炭素が残留した状態となる。以降、これを炭素汚染と称する。

（２）図１１中で点線の楕円で囲んだ領域ａ、図１２中で点線の楕円で囲んだ領域ｂとして示したように、スペーサー形成時、バッファ膜を除去する際に、オーバーエッチングを行なうことによって、必然的にシリコンが削られた領域が発生する。その結果、低濃度不純物領域の深さおよびその後形成されるシリサイド層の深さが減少する。

１回のオーバーエッチングでおよそ７〜１５ｎｍの領域が削られるので、２回のオーバーエッチングで１４〜３０ｎｍのシリコンがエッチングされることになる。

（３）図１４で点線の楕円で囲んだ領域ｃで示したように、炭素汚染が発生している部分では、遷移金属とシリコンの反応が阻害されるため、シリサイド層が形成されず、未反応部分が生じる。この問題への対策として、炭素汚染が生じた領域をプラズマ処理したり、エッチング処理で除去したりする技術が、前述の特許文献１、２、３にも記載されている。

上記（２）、（３）で述べたように、オーバーエッチングや、炭素汚染発生部の除去によって最大３４ｎｍ程度のシリコンが削られることになる。通常のシリコン基板においては、３４ｎｍ程度のシリコンを除去しても、基板全体がシリコンからできているので、大きな問題にはならない。

しかしながら、近年使われるようになったＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造を持つウエハのように、絶縁体の上に薄いシリコン結晶を成長させたウエハにおいては、非常に大きな問題となる。絶縁体上のシリコンの厚さは、５０ｎｍ〜１００ｎｍ程度と非常に薄くなっているために、図１５に示すように、３４ｎｍ程度のシリコンの削れによって、不純物領域やシリサイド層の深さが大幅に減少してしまう。その結果、トランジスタ特性の悪化につながる。場合によっては、トランジスタを動作させるために必要な深さの不純物領域やシリサイド層が得られず、動作しないこともありうる。

また、ドライエッチングでは、ウエハ面内の位置によって、エッチングレートや選択比等にばらつきが生じるため、結果として、ソース・ドレイン領域やゲート電極の抵抗がウエハ面内でばらついてしまう問題もある。

本発明では、かかる問題を解決するために、スペーサー形成のための絶縁膜のエッチングを、ドライエッチングとウェットエッチングの２段階に分ける工程と、高濃度不純物の注入を行なう際にシリコン窒化膜をバッファ膜として用い、イオン注入後に前記シリコン窒化膜をウェットエッチングで除去する工程を用いる。

ウェットエッチングでは、薬液の選択により、ドライエッチングと比較して非常に大きな選択比が得られる。そのため、ドライエッチングを行なう際のオーバーエッチングによって発生するシリコン基板の削れは、ほとんど発生しない。

また、ウェットエッチングでは、炭素を含む薬液を使用しないので炭素汚染の発生を防止することもできる。

シリコン基板に対してドライエッチングを行なうことなく、ＬＤＤ構造やシリサイド層を形成することで、ドライエッチングによるシリコン削れや炭素汚染の発生をなくす。その結果、ＳＯＩ構造を持つシリコン基板のように、シリコンの厚さが薄い基板においても、必要な深さの不純物領域やシリサイド層を形成できる。また、薬液の種類により大きな選択比を容易に得られるため、面内ばらつきを抑えることもでき、結果として、安定した特性を持つトランジスタを歩留まり良く製造することができる。

本発明による半導体装置の製造方法を図１から図８を用いて説明する。

図１において、シリコン基板１上に、熱酸化法によって形成するシリコン酸化膜を５ｎｍ程度成膜する。これがゲート絶縁膜２となる。さらに、ゲート絶縁膜２上に膜厚２００ｎｍ程度のポリシリコン膜を形成する。これをフォトリソグラフィ、エッチングで加工することにより、ゲート電極３をパターニング形成する。

なお、不図示ではあるが、精度の良いエッチングを行なうために、シリコン酸化膜等をポリシリコン膜上に形成して、ハードマスクとして使用する方法もある。

この後、ゲート電極３をマスクとして、ドーズ量１〜５×１０^１４（イオン数／ｃｍ^２）程度の低濃度不純物を注入することで、ゲート電極３周辺のシリコン基板１の表面から深さ１０〜２０ｎｍ程度領域に低濃度不純物領域４を形成する。ここで、不純物はＮ型不純物、例えば、リンイオンを用いる。なお、Ｐ型不純物を用いる場合には、例えば、ボロンイオン等を用いる。
また、注入後、Ｎ_２（窒素）ガスを流しながら加熱するアニール処理を行ない、不純物を基板内に拡散させ、不純物領域を形成する。

図２において、シリコン基板１全体に、ＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈo Ｓｉｌｉｃａｔｅ）、ＮＳＧ（ＮｏｎＤｏｐｅＳｉｌｉｃａｔｅＧｌａｓｓ）等のシリコン酸化膜を１２０ｎｍ程度成膜する。これ以降、この膜をスペーサー絶縁膜５と呼称する。

この後、スペーサー絶縁膜５に、４００℃〜９００℃程度でＮ_２アニール処理を行うことにより、スペーサー絶縁膜５と熱酸化膜であるゲート酸化膜２のウェットエッチングに対するエッチングレートの差を減らすことができる。

図３において、スペーサー絶縁膜５をドライエッチングする。このとき、ゲート電極３の上部やゲート絶縁膜２の上部の平坦な領域で、成膜した膜厚の５％〜３５％程度のスペーサー絶縁膜５ａが残るようにドライエッチングする。なお、この実施例では、５ｎｍ〜４５ｎｍ程度残っていれば問題は生じない。

なお、前述した、４００℃〜９００℃でのＮ_２アニール処理を、当該ドライエッチング後に行なってもよい。どちらの工程で行なっても、ウェットエッチングでのエッチングレートの差を減らすという目的を達することができるからである。

図４において、残りのスペーサー絶縁膜５ａおよびゲート絶縁膜２をフッ酸あるいはバッファードフッ酸を主成分とする薬液を用いてウェットエッチングする。なお、当該ウェットエッチング用の薬液は、フッ酸系の薬品単体でもよく、エッチングレートや濡れ性の改善のために、純水や界面活性剤を加えても良い。この結果、スペーサー６がゲート電極３の側壁部に形成される。

この時、エッチング液は、フッ酸またはバッファードフッ酸が主成分であることより、シリコン基板１やゲート電極３のポリシリコンはほとんど削れない。また、薬液に炭素が含まれないことにより、炭素汚染も生じない。

図５において、厚さ約１０ｎｍのシリコン窒化膜からなるバッファ膜７をシリコン基板１の全面に形成する。その後、前記低濃度不純物領域４と同じ導電型の高濃度不純物を注入し、高濃度不純物領域８を形成する。この時のドーズ量は、Ｎ型不純物、例えば、ヒ素イオンを用いた場合は、１〜５×１０^１５（イオン数／ｃｍ^２）程度であり、アニール前の高濃度不純物層深さは、ウエハ表面から５〜４５ｎｍ程度であり、前記低濃度不純物層４よりも深い部分に形成される。その後、Ｎ_２アニール等の加熱処理により、基板内に不純物を拡散させるのは、前述の低濃度不純物領域４形成の説明で述べた通りである。なお、Ｐ型不純物を用いる場合には、例えば、ボロンイオンや二フッ化ボロンイオン等を用いる。

図６において、リン酸を主成分とする薬液により、ウェットエッチングすることにより、バッファ膜７を除去する。薬液については、リン酸単体でも、エッチングレートの調整や濡れ性の改善を狙って、純水や界面活性剤を入れてもよい。

この時、リン酸をエッチング液として使用するので、シリコン基板１やゲート電極３のシリコンは削れることはなく、エッチング液には、炭素が存在しないことより、炭素汚染も生じない。

図７において、シリコン基板１全面に、チタン、コバルト、ニッケル等の遷移金属膜９を成膜する。チタンの場合、膜厚は約３０〜４０ｎｍ、コバルトの場合で膜厚は約６〜１０ｎｍである。

図８（ａ）において、遷移金属とシリコンが反応する温度に、シリコン基板１を加熱する。この時の加熱温度は、一般的にチタンの場合は約７００℃、コバルトの場合は約５００℃である。引き続き、硫酸等を用いたウェットエッチングで未反応の遷移金属を除去する。その後、再度、シリコン基板を加熱することでシリコン基板１やゲート電極３の表層部に、シリサイド層１０が形成される。

この後、層間膜を形成し、コンタクトを開口し、金属配線を設けることにより、半導体装置を形成するのは、従来の技術と同様である。

例えば、コバルトを８ｎｍ程度成膜してシリサイド層を形成した場合、シリサイド層の深さは約３２ｎｍ程度となる。従って、図８（ｂ）に示すように、シリコン基板内に絶縁体２１を有し、前記絶縁体２１上のシリコン膜の厚さが５０ｎｍ程度のＳＯＩ構造を有するシリコン基板１において、従来の方法により３０ｎｍ程度シリコンを削ってしまうと、必要なシリサイド層の厚さが得られないばかりでなく、不純物層がない状態になってしまい、トランジスタが動作しないことになる。しかし、本発明による製造方法を適用することで、上記ＳＯＩ構造を有するシリコン基板であっても、このような問題の発生を防ぐことができる。

本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法を示す断面図である。従来の実施形態に係る半導体装置の製造方法の問題点を示す断面図である。

符号の説明

１、１１シリコン基板
２、１２ゲート絶縁膜
３、１３ゲート電極
４、１４低濃度不純物領域
５、１５スペーサー絶縁膜
５ａドライエッチング後のスペーサー絶縁膜
６、１６スペーサー
７、１７バッファ層
８、１８高濃度不純物領域
９、１９遷移金属膜
１０、２０シリサイド層
２１絶縁体

Claims

シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極に隣接する領域の基板表層部に低濃度不純物層を形成する工程と、
前記ゲート絶縁膜と前記ゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜の一部を残すようにドライエッチングする工程と、
ドライエッチングで残された前記絶縁膜をウェットエッチングにより除去することで、ゲート電極側面に隣接するスペーサーを形成する工程と、
前記シリコン基板の全面に、シリコン窒化膜を形成する工程と、
前記スペーサーに隣接する領域の基板表層部に前記低濃度不純物領域よりも深くなるように、高濃度不純物領域を形成する工程と、
前記シリコン窒化膜をウェットエッチングで除去する工程と、
前記シリコン基板の全面に遷移金属膜を形成する工程と、
前記シリコン基板および前記ゲート電極上面のシリコンと遷移金属膜とを反応させることで、シリコン基板とゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
前記シリコン基板はＳＯＩ構造を有するシリコン基板を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
前記ゲート酸化膜は熱酸化によるシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ゲート電極を覆うように形成する絶縁膜は、ＨＴＯ膜、ＴＥＯＳ膜、ＮＳＧ膜のいずれか一つからなるシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ゲート電極を覆うように形成する絶縁膜は、成膜後から前記スペーサーを形成するためのウェットエッチングを行なうまでの工程で、窒素ガスによりアニール処理されることを特徴とする請求項１に記載の半導体装置の製造方法。
前気遷移金属膜の材料は、チタン、コバルト、ニッケルのいずれか一つからなることを特徴とする請求項１に記載の半導体装置の製造方法。
ＳＯＩ構造を有するシリコン基板上にシリコン酸化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ポリシリコン膜によるゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極に隣接する領域の前記シリコン基板表層部に低濃度不純物層を形成する工程と、
前記ゲート絶縁膜と前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を成膜した膜厚の５〜３５％程度残すように、ドライエッチングする工程と、
ドライエッチングされた前記シリコン酸化膜を、フッ酸またはバッファードフッ酸でウェットエッチングすることによりゲート電極側部に隣接するスペーサーを形成する工程と、
前記シリコン基板に対して、シリコン窒化膜を形成する工程と、
前記スペーサーに隣接する領域の基板表層部の前記低濃度不純物領域よりも深い部分に、前記低濃度不純物層と同じ導電型の高濃度不純物領域を形成する工程と、
前記シリコン窒化膜をリン酸でウェットエッチングにより除去する工程と、
前記ＳＯＩ構造を有するシリコン基板の全面に、チタン、コバルト、ニッケルのいずれか一つからなる遷移金属膜を成膜する工程と、
前記シリコン基板および前記ゲート電極上面のシリコンと前記遷移金属膜とを反応させることで、シリコン基板とゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。