KR100765617B1 - 반도체 소자의 살리사이드 형성 방법 - Google Patents

반도체 소자의 살리사이드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 살리사이드 형성 방법에 관한 것으로, 더욱 상세하게는 MOSFET 반도체 소자의 LDD구조에서 자기 정렬로 실리사이드를 형성하는 반도체 소자의 살리사이드 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 살리사이드 형성 방법은 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 게이트 산화막 및 폴리실리콘막을 순차적으로 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 저농도 분순물을 이온주입하는 저농도 LDD단계; 상기 게이트 전극의 표면과 상기 활성영역의 상부에 버퍼 산화막 및 실리콘질화막을 순차적으로 증착한 후 상기 활성영역에 실리콘산화막이 잔존하지 않도록 충분한 과도식각을 진행하는 스페이서 형성단계; 상기 활성영역에 실리콘을 성장시키는 에피 실리콘 형성단계; 상기 활성영역에 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 이온주입하여 소오스/드레인을 형성하는 고농도 LDD단계; 상기 에피 실리콘이 형성된 반도체 기판의 표면을 세정하는 살리사이드 전세정단계; 상기 에피 실리콘이 형성된 반도체 기판 상에 금속층을 증착시키고 어닐링하는 살리사이드 형성단계; 상기 살리사이드 형성단계에서 반응하지 않은 금속층을 식각하는 금속층 제거단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 살리사이드 형성 방법에 의하면 소오스/드레인 영역에 에피실리콘층을 성장시킴으로써 살리사이드 공정전 세정단계에서 버퍼 산화막의 손실을 방지하여 트랜지스터의 누설 전류 방지 및 핫 캐리어 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 효과가 있다.
MOSFET, LDD, SEG, 버퍼 산화막, 살리사이드

Description

반도체 소자의 살리사이드 형성 방법{Salicidation method for semiconductor manufacturing}
도 1은 종래의 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조를 보여주는 단면도,
도 2는 종래의 기술로 형성된 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조의 단면을 보여주는 TEM 사진,
도 3은 본 발명의 반도체 소자의 살리사이드 형성 방법을 설명하기 위한 MOSFET 트랜지스터의 구조의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 활성영역
30 : 필드 산화막 40 : 게이트 산화막
50 : 게이트 전극 60 : 버퍼 산화막
70 : 스페이서 80 : 저농도 LDD영역
90 : 소스/드레인 영역 100, 300 : 실리사이드층
200 : SEG층
본 발명은 반도체 소자의 살리사이드 형성 방법에 관한 것으로, 더욱 상세하게는 MOSFET(metal oxide semiconductor field effect transitor) 반도체 소자의 LDD(lightly doped drain)구조에서 자기 정렬로 실리사이드를 형성하는 반도체 소자의 살리사이드 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화로 인해 설계룰이 미세화됨에 따라 트랜지스터 게이트 전극(gate electrode)의 폭과 컨택(contact)의 크기가 축소되므로 이에 따른 게이트 저항 및 컨택 저항의 증가를 극복하기 위하여 살리사이드(salicide) 공정이 개발되었다.
살리사이드 공정이란 'self aligned silicide'의 약자로서 MOS 트랜지스터 형성시 게이트 전극, 소오스/드레인 및 LDD 스페이서(spacer)를 형성 후, 상기 트렌지스터 소자의 소오스/드레인 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속(Ni, Co, Pt, 등) 또는 Ti를 증착한 후 어닐링(annealing) 공정을 진행하여 실리콘과 상기 금속 물질과 반응시키고 반응을 진행하지 않은 금속, 즉 소오스/드레인 및 게이트 상부를 제외한 영역의 금속 물질을 습식 식각 등으로 제거하는 일련의 공정을 말한다.
이러한 살리사이드 공정에서 형성되는 유사결정(quasi-crystal) 구조의 실리사이드는 소자의 활성영역과 부정합 계면을 이루므로 외부 전계의 작용에 취약한 특성을 가지며, 이로 인하여 접합 누설 전류(junction leakage current)의 주요원인이 되는 문제점이 있다.
종래에 LDD 구조를 형성하기 위해 스페이서의 막질로 실리콘 산화막(SiO2)를 사용하였는데, 후속 공정에서 실리사이드 재료로서 TiSix를 사용할 경우 Ti가 SiO2와 반응하여 게이트와 소스/드레인 사이에 쇼트(short)가 발생하는 것을 방지하기 위해 최근에는 Ti와 반응하지 않는 실리콘질화막을 스페이서의 막질로 사용한다.
실리콘질화막을 스페이서로 사용하는 경우에는 실리콘질화막과 반도체 기판이 접촉하는 표면에서 후속 열처리시 막질간 스트레스에 인한 결함을 발생하므로 이를 완화시키기 위해 얇은 두께의 버퍼 산화막(buffer oxide)을 함께 사용한다.
도 1은 종래의 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조를 보여주는 단면도이다.
첨부된 도 1에 도시한 바와 같이, 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터는 반도체 기판(10)에 활성영역(20) 및 소자간 분리영역을 정의하기 위한 필드 산화막(30), 상기 반도체 기판(10)의 상부에 순차적으로 형성된 게이트 산화막(40) 및 게이트 전극(50)과, 상기 게이트 전극(50)의 양 측벽과 상기 반도체 기판 표면에 형성된 버퍼 산화막(60)과, 상기 버퍼 산화막(60) 상부에 형성된 스페이서(70)와, 상기 게이트 전극(50)을 마스크로 하여 저농도 불순물을 이온 주입시켜 형성된 LDD영역(80)과, 상기 스페이서(70)와 게이트 전극(50)을 마스크로 하여 고농도로 불순물을 이온주입시켜 형성된 소스/드레인 영역(90)과, 상기 게이트 전극과 소스/드레인 영역 상부에 형성된 실리사이드층(100)으로 구성된다.
살리사이드 형성 공정에서 소오스/드레인 영역(90) 및 게이트(50) 상부의 자 연산화막(native oxide)의 완전한 제거는 실리사이드 층의 낮고 균일한 면저항(sheet resistance) 확보를 위하여 매우 중요하다.
따라서 살리사이드 형성시는 소오스/드레인 영역 및 게이트 상부의 자연산화막 제거를 위하여 희석된 불산 용액 세정을 실시하여야 하는데, 이러한 단계에서 질화막 스페이서와 소오스/드레인 영역 사이에 존재하는 버퍼 산화막(buffer oxide)의 손실로 인해 공동(空洞) 또는 보이드(void)가 형성되며, 이러한 영역에서 실리사이드화(silicide化)가 진행되어 게이트 전극과 드레인 전극의 거리가 감소하게 되어 MOSFET소자의 핫 케리어(hot carrier) 특성을 열화시키는 문제점이 있다.
도 2는 종래의 기술로 형성된 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조의 단면을 보여주는 TEM 사진이다. 첨부된 도 2에서 보이는 바와 같이 살리사이드 전세정시 버퍼 산화막의 손실로 인하여 보이드가 형성된 것을 보여주며, 상기 보이드로 인하여 활성영역의 실리사이드가 게이트 방향으로 침투되어 형성된 것을 관찰할 수 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 살리사이드 공정전 세정단계에서 버퍼 산화막의 손실을 방지함으로써 트랜지스터의 누설 전류 방지 및 핫 캐리어 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자의 살리사이드 형성 방법를 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 살리사이드 형성 방법은 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 게이트 산화막 및 폴리실리콘막을 순차적으로 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 저농도 분순물을 이온주입하는 저농도 LDD단계; 상기 게이트 전극의 표면과 상기 활성영역의 상부에 버퍼 산화막 및 실리콘질화막을 순차적으로 증착한 후 상기 활성영역에 실리콘산화막이 잔존하지 않도록 충분한 과도식각을 진행하는 스페이서 형성단계; 상기 활성영역에 실리콘을 성장시키는 에피 실리콘 형성단계; 상기 활성영역에 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 이온주입하여 소오스/드레인을 형성하는 고농도 LDD단계; 상기 에피 실리콘이 형성된 반도체 기판의 표면을 세정하는 살리사이드 전세정단계; 상기 에피 실리콘이 형성된 반도체 기판 상에 금속층을 증착시키고 어닐링하는 살리사이드 형성단계; 상기 살리사이드 형성단계에서 반응하지 않은 금속층을 식각하는 금속층 제거단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 스페이서 형성단계는 활성영역 상의 산화막의 완전한 제거를 위해 실리콘산화막 9 ~ 11Å 과도식각을 수행하고 황산 용액을 이용하여 세정을 수행하는 것을 특징으로 한다.
또한, 상기 에피 실리콘 형성단계에서 성장되는 에피 실리콘의 두께는 최소한 상기 스페이서 측벽에 드러난 버퍼 산화막의 두께로 성장시키는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 반도체 소자의 살리사이드 형성 방법을 설명하기 위한 MOSFET 트랜지스터의 구조의 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 살리사이드 형성 방법은 게이트 전극 형성단계, 저농도 LDD단계, 스페이서 형성단계, 에피 실리콘 형성단계, 고농도 LDD단계, 살리사이드 전세정단계, 살리사이드 형성단계, 그리고 금속층 제거단계를 포함하여 이루어져 있다.
상기 게이트 전극 형성단계는 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 게이트 산화막 및 폴리실리콘막을 순차적으로 증착한 후 사진/식각 공정을 진행하여 게이트 전극(50)을 형성하는 단계이다.
상기 저농도 LDD단계는 상기 게이트 전극을 마스크로 하여 저농도 분순물을 이온주입(ion implantation)하는 단계이다.(도 3a 참조)
상기 스페이서 형성단계는 상기 게이트 전극의 표면과 상기 활성영역의 상부에 버퍼 산화막 및 실리콘질화막을 순차적으로 증착한 후 상기 활성영역에 실리콘산화막이 잔존하지 않도록 충분한 과도식각을 진행하여 실리콘질화막 스페이서(70)를 형성단계이다.(도 3b 참조) 상기 스페이서는 버퍼 산화막/실리콘질화막의 적층구조로 형성한 것이며, 필요에 따라서는 버퍼 산화막/실리콘질화막/실리콘산화막의 적층구조로 형성하는 것도 가능하다.
상기 에피 실리콘 형성단계는 상기 활성영역에 선택적으로 실리콘막을 성장시키는 단계이다. 이 단계는 일반적으로 알려진 SEG(selective epitaxy growth) 방법을 사용하여 상기 활성영역 상에 실리콘 단결정층(이하 'SEG층'이라 한다)을 형성한다.
상기 고농도 LDD단계는 상기 활성영역에 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 이온주입하여 소오스/드레인을 형성하는 단계이다. 이온주입시 상기 에피 실리콘 형성단계에서 형성된 SEG층(200)을 고려하여 이온주입 에너지를 설정하는 것이 바람직하다.(도 3c 참조)
상기 살리사이드 전세정단계는 상기 에피 실리콘이 형성된 반도체 기판의 표면을 세정하는 단계이다. 전술한 바와 같이 희석된 불산 용액을 사용하여 활성영역 상부에 존재하는 자연산화막(native oxide)를 제거하는 단계이다. 상기 SEG층(200)에 의하여 상기 스페이서의 측벽에 존재하는 버퍼 산화막(60)이 보호됨으로써 본 단계에서 불산 용액에 의한 언더컷(undercut) 또는 보이드의 형성을 방지하는 것이다.
상기 살리사이드 형성단계 상기 에피 실리콘이 형성된 반도체 기판 상에 금속층을 증착시키고 어닐링하여 살리사이드층(300)을 형성하는 단계이다. 본 단계에서 사용되는 금속으로는 Ni, Co, Pt, 또는 Ti 등을 사용하는 것이 바람직하며, Ti 등을 사용하는 경우 어닐링 온도는 750℃ 내외로 진행하는 것이 바람직하다.
상기 금속층 제거단계는 상기 살리사이드 형성단계에서 반응하지 않은 금속 층을 소정의 식각용액을 사용하여 습식식각하는 금속층 제거단계이다.(도 3d 참조)
본 발명의 다른 일실시예에 따른 반도체 소자의 살리사이드 형성 방법의 상기 스페이서 형성단계는 활성영역 상의 산화막의 완전한 제거를 위해 실리콘산화막 9 ~ 11Å 과도식각을 수행하고 황산 용액을 이용하여 세정을 수행하는 것이 바람직하다.
따라서 SEG층이 형성될 활성영역에 존재하는 자연산화막을 제거하며, 플라즈마 식각공정에서 발생되는 잔류성분은 황산용액에 의하여 제거되는 것이다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 살리사이드 형성 방법의 상기 에피 실리콘 형성단계에서 성장되는 에피 실리콘의 두께는 최소한 상기 스페이서 측벽에 노출되는 버퍼 산화막의 두께로 성장시키는 것이 바람직하다.
즉, 예를들어 200Å 두께의 버퍼 산화막을 사용하는 경우에는 상기 SEG층의 두께도 최소한 200Å의 두께를 사용함으로써 이후 진행되는 살리사이드 전세정단계에서 버퍼 산화막의 손실을 방지할 수 있는 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 살리사이 드 형성 방법에 의하면 소오스/드레인 영역에 에피실리콘층을 성장시킴으로써 살리사이드 공정전 세정단계에서 버퍼 산화막의 손실을 방지하여 트랜지스터의 누설 전류 방지 및 핫 캐리어 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 효과가 있다. 또한 살리사이드 공정전 세정단계에서 충분한 공정 여유도(process margin)가 확보됨으로써 살리사이드의 두께 및 저항을 균일하게 할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 소자의 활성영역 및 소자 간 분리영역이 정의된 반도체 기판상에 게이트 산화막 및 폴리실리콘막을 순차적으로 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 저농도 분순물을 이온주입하는 저농도 LDD단계; 상기 게이트 전극의 표면과 상기 활성영역의 상부에 버퍼 산화막 및 실리콘질화막을 순차적으로 증착한 후 상기 활성영역에 실리콘산화막이 잔존하지 않도록 충분한 과도식각을 진행하는 스페이서 형성단계; 상기 활성영역에 실리콘을 성장시키는 에피 실리콘 형성단계; 상기 활성영역에 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 이온주입하여 소오스/드레인을 형성하는 고농도 LDD단계; 상기 에피 실리콘이 형성된 반도체 기판의 표면을 세정하는 살리사이드 전세정단계; 상기 에피 실리콘이 형성된 반도체 기판 상에 금속층을 증착시키고 어닐링하는 살리사이드 형성단계; 상기 살리사이드 형성단계에서 반응하지 않은 금속층을 식각하는 금속층 제거단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  2. 제1항에 있어서, 상기 스페이서 형성단계는 활성영역 상의 산화막의 완전한 제거를 위해 실리콘산화막 9 ~ 11Å 과도식각을 수행하고 황산 용액을 이용하여 세정을 수행하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
  3. 제1항에 있어서, 상기 에피 실리콘 형성단계에서 성장되는 에피 실리콘의 두께는 최소한 상기 스페이서 측벽에 드러난 버퍼 산화막의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
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