KR100994857B1 - 트랜지스터, 트랜지스터 제조 방법 및 반도체 장치 - Google Patents

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Abstract

실시예들은 향상된 트랜지스터 구조와 상기 구조를 제조하는 방법이다. 특히, 실시예의 습식 식각은, 단채널 효과의 제어를 향상시키고, 포화전류를 증가시키고, 금속학적 게이트 길이의 제어를 향상시키고, 캐리어 이동도를 증가시키고, 그리고 소스와 드레인 및 실리사이드 사이의 계면에서 접촉 저항을 감소시킴으로서 트랜지스터의 성능을 향상시키기 위해 향상된 팁 형상을 갖는 소스 및 드레인을 형성한다.
Figure R1020077030846
트랜지스터, 습식 식각, 에피택셜, 패싯, 금속학적, 결정학적

Description

트랜지스터, 트랜지스터 제조 방법 및 반도체 장치{TRANSISTOR WITH IMPROVED TIP PROFILE AND METHOD OF MANUFACTURE THEREOF}
본 발명의 실시예들은 반도체 트랜지스터들에 관한 것으로, 보다 상세하게는 향상된 팁 프로파일을 활용함으로써 트랜지스터 성능을 증가시키는 것에 관한 것이다.
실리콘 상보형 금속 산화물 반도체(“CMOS") 기술은 주도적인 마이크로 전자 기술이다. CMOS는 신뢰성이 높으며, 집적도가 높은 수준이며, 전력 소비가 낮으며, 비용이 매우 효과적이다. 저주파수 응용에서 CMOS는 거의 주도적인 기술로 남아 있을 것이다. 그러나 실리콘에서 전자와 정공 이동도 및 다른 물리적인 제한들은, CMOS 소자들이 높은 트랜지스터 전환율(switching rate)을 요구하는 고속 응용을 위해 이용될 수 있는 범위를 방해할 수 있다.
특히 트랜지스터들의 피쳐(feature) 크기(예를 들어, 게이트 길이)가 감소함에 따라, CMOS 트랜지스터들의 성능을 향상시키기 위한 최근의 발전들은, 신종 유전 물질들, 코발트 및 니켈 소스 및 드레인 영역들, 내부 배선 레벨들을 위한 구리 및 저 유전상수 물질, 및 트랜지스터 게이트를 위한 고 유전상수 물질을 결합하는 것을 포함한다. 나아가 트랜지스터의 소스 및 드레인 영역들을 위한 형상, 구성 및 재료의 선택은 역동적인 연구의 원천이었다.
위에서 소개된 바와 같이 트랜지스터의 영역들을 위한 새로운 물질의 부가는, 자체적으로 또는 새로운 물질과 결합하여, 이들로 제조되는 트랜지스터의 성능을 증가시키는 새로운 처리 기술들을 동반하였다. 향상된 처리 기술들은 그렇지 않으면 얻을 수 없었거나, 또는 대량 제조를 위해 상업적으로 실행가능한 트랜지스터 구조들을 또한 가능케 한다.
본 발명의 일 실시예에 따른 방법은, 기판 상에 절연체를 형성하고, 상기 절연체 상에 게이트를 형성한 후, 상기 게이트의 측방향 표면 상에 복수개의 측벽 스페이서들을 형성하며, 상기 기판에서 결정학적 면에 대하여 본질적으로 선택적인 습식 식각으로, 상기 기판 내에 소스 영역 및 드레인 영역을 식각하는 단계를 포함한다.
도1은 건식 식각 기술에 의해 형성된 팁 리세스들을 갖는 에피-팁(epi-tip) 아키텍처를 포함하는 트랜지스터의 기판 단면도.
도2는 절연체, 게이트 및 측벽 스페이서들의 형성을 수반하는 실시예의 기판 단면도.
도3은 마스크층의 형성을 수반하는 도2의 기판 단면도.
도4는 소스 및 드레인 영역들을 노출시키기 위한 마스크의 패터닝을 수반하는 도3의 기판 단면도.
도5는 소스 및 드레인 영역들을 형성하기 위한 실시예의 습식 식각을 수반하는 도4의 기판 단면도.
도6은 소스 및 드레인의 형성을 수반하는 도5의 기판 단면도.
도7은 두개의 인접한 트랜지스터들의 실시예의 습식 식각을 수반하는 기판 단면도.
도8은 소스 및 드레인의 형성을 수반하는 기판 단면도.
도9는 실리사이드의 형성을 수반하는 기판 단면도.
향상된 소스 및 드레인 팁 아키텍처를 갖는 트랜지스터의 실시예들 및 이들의 제조방법을 설명한다. 도면들에서 표시된 바와 같이 이러한 실시예들의 서술에 대하여 참조가 상세하게 이루어질 것이다. 실시예들이 이러한 도면들과 관련하여 서술될 것이지만, 실시예들을 여기에 개시된 도면들로 한정하려는 의도는 아니다. 이에 반하여, 첨부되는 청구항들에 의해 정의된 바와 같이 상기 서술된 실시예들의 정신 및 사상 내에서 모든 대안들, 수정들 및 등가물들을 담보하려는 의도이다.
간단히 언급하면, 실시예들은 향상된 트랜지스터 구조와 상기 구조를 제조하는 방법이다. 특히, 실시예의 습식 식각은, 단채널 효과의 제어를 향상시키고, 포화전류를 증가시키고, 금속학적 게이트 길이의 제어를 향상시키고, 캐리어 이동도를 증가시키고, 소스와 드레인 및 실리사이드 사이의 계면에서 접촉 저항을 감소시킴으로써 트랜지스터의 성능을 향상시키기 위해 향상된 팁 형상을 갖는 소스 및 드레인 영역들을 형성한다.
도1은 종래기술에서 알려져 있는 바와 같이, 게이트(102), 절연체(104), 측벽 스페이서들(103), 소스(105), 및 드레인(106)을 포함하는 기판(100) 상에 형성된 금속 산화물 반도체(MOS) 트랜지스터를 보여준다. 상기 소스(105) 및 드레인(106)이 게이트(102) 아래에서 측방향으로 연장되도록 언더컷 식각으로 제공된 영역들내에 상기 소스(105) 및 드레인(106)이 형성된다. 상기 소스(105) 및 드레인(106)의 팁(tip)을 형성하기 위해 얕은 이온주입과, 급속 열처리 또는 플래시 어닐 처리 기술들이 사용된다. 상기 소스(105) 및 드레인(106) 영역들을 형성하기 위한 식각은 건식 식각(예를 들어, SF6 계열 플라즈마 식각)이다. 실시예의 건식 식각은 도시된 바와 같이, “탄환 형상(bullet-shaped)”의 소스(105) 및 드레인(106) 팁 영역들을 형성한다. 나아가 상기 건식 식각은 상당한 농도의 오염물(107, 예를 들어, F, Cl2, C 및 O2)과, 소스(105) 및 드레인(106) 영역 물질들의 에피택셜 증착을 손상시키는 비균일한 표면을 발생시킨다.
도2는 실시예의 MOS 트랜지스터의 제조를 시작하기 위해 여러 가지 처리 단계들을 수반하는 기판(200) 단면도를 보여준다. 당업자들은 앞서 말한 처리 단계들이 발생시킨 것을 인식할 것이며, 그에 대한 설명은 생략된다. 실시예의 기판(200)은 {001} 실리콘이다. 게이트(202)는 절연체(204)의 상부에 형성되고 그리고 패턴화되며, 게이트(202)의 조성은 예를 들어, 다결정 실리콘이다. 실시예의 다결정 실리콘 게이트(202)는 NMOS 소자를 위해서 아세닉(비소) 및/또는 포스포러스(인)으로, PMOS 소자를 위해서 보론(붕소)으로 사전 도핑(pre-doped) 될 수 있다. 실시예에서 절연체(204)는 SiO2이다. 다른 실시예에서, 절연체(204) 물질은 HfO2, ZrO2 및 하프늄 또는 지르코늄의 실리케이트 등과 같은 어떤 고유전상수 또는 “하이-케이(high-k)" 물질일 수 있다. 게이트(202)의 각 측면에는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성된 실시예에서의 측벽 스페이서(203)가 있다. 다른 실시예에서는 스페이서(203) 물질이 실리콘 산화물 또는 실리콘 탄화물을 포함할 수 있다. 각 측벽 스페이서(203)는 후속되는 자기정렬(self-aligned) 공정 단계들을 위한 하드 마스크 역할을 한다. 당업자들은, 예를 들어 측벽 스페이서(203)들은 측벽 공간으로부터 이익을 얻을 수 있는 저농도 도핑 드레인(lightly doped drain) 트랜지스터 설계 또는 다른 설계들에서, 하이 도즈(high dose) 이온주입에 대한 하드 마스크라는 것이 당업계에서 잘 알려져 있다는 것을 이해할 것이다. 나아가 측벽 스페이서(203)들은 습식 또는 건식 식각의 마스크일 수 있다. 실시예의 측벽 스페이서(203)들은 거의 5 내지 40 나노미터 사이의 두께(즉, 게이트(202)의 가장자리로부터의 측면 두께)일 수 있으며, 실시예에서는 거의 15 나노미터 두께이다.
도3은 마스크(300)의 형성을 수반하는 도2의 기판(200) 단면도를 보여준다. 마스크(300)는 전면적으로 증착되고, 후속하여 보호층을 형성하기 위해 패턴화될 수 있는 어떠한 형태의 물질일 수 있다. 실시예에서, 마스크(300)는 실리콘 나이트라이드 또는 실리콘 카바이드이다. 다른 실시예에서, 마스크(300)는 실리콘 옥사이드 및 나이트라이드의 적층체일 수 있으며, 또한 실리콘 옥시나이트라이드로 만들어질 수 있다. 마스크(300)의 전형적인 두께는 30 나노미터이며, 5 내지 50 나노미터의 범위를 가질 수 있다. 패터닝을 수행하면 마스크(300)는 후속하는 공정 단계들, 특히 소스 및 드레인 영역들을 형성하기 위해 기판(200)에서의 실시예의 식각을 위한 하드 마스크로서 역할을 할 것이다.
도4는 소스(600) 및 드레인(601)을 위한 영역들을 노출시키기 위해 마스크(300)의 패터닝을 수반한 도3의 기판(200) 단면도를 보여준다. 마스크(300)는 앞서 소개한 바와 같이 마스크(300)를 포함하는 물질을 패턴화하기 위해 해당 기술 분야에서 알려진 어떠한 방법에 의해 포토리소그라피적으로 패턴화될 수 있다. 상기 마스크(300)는 (도6에 도시된 바와 같이) 소스(600) 및 드레인(601)이 될 기판(200)의 표면을 노출시키기 위해 그리고 후속되는 식각 공정들로부터 게이트(202)의 표면을 보호하기 위해 패턴화된다. 상기 측벽 스페이서(203)들의 노출된 표면은, 그들의 물질 조성(예를 들어, SiN 또는 SiC)에 근거하여, 마스크(300)를 패턴화하기 위해 사용된 에천트에 의해 본질적으로 영향을 받지 않는다.
도5는 소스(600) 및 드레인(601) 영역들을 형성하기 위해 실시예의 습식 식각을 수반하는 도4의 기판(200) 단면도를 보여준다. 실시예의 습식 식각은 실리콘 기판(200)의 {111} 패싯(500,facet)에 대하여 본질적으로 선택적인 NH4OH를 이용한다. 대안적으로, 실시예의 습식 식각은 결정학적 방향에 기초하여 기판(200)을 우선적으로 식각하며, 특히 식각이 다른 결정학적 방향에서 훨씬 더 빨리 진행함에 따라 상기 {111} 패싯(500)을 형성하기 위해 {111} 면을 따라서는 상기 실리콘 기 판(200)을 훨씬 더 느리게 식각한다. 부가적인 습식 식각제는 NH3OH, TMAH, KOH, NaOH, BTMH 또는 아민계 에천트를 포함하며, 각기 실시예에서 거의 9.0 보다 큰 pH를 갖는다. 상기 습식 식각이 아민계 에천트로 수행되는 실시예에서 상기 아민계 에천트는 탈이온수로 희석된다. 실시예의 희석된 아민계 에천트 용액은 거의 24℃ 내지 90℃ 사이의 온도에서, 탈이온수 내에 거의 1.0 내지 30.0 중량 퍼센트의 아민계 에천트이다. 실시예에서는, 약 24℃에서 탈이온수에 2.5 중량 퍼센트의 NH4OH 용액이 약 60초 담금으로서 약 170 나노미터의 언더컷 깊이로 소스(600) 및 드레인(601) 영역들을 식각한다. 실리콘 기판(200)의 상기 {111} 패싯(500)과 상기 실리콘 기판(200) 표면의 면 {100} 사이의 각은 54.7도이다.
실시예에서, 소스(600) 및 드레인(601) 영역들을 형성하기 위한 실시예의 습식 식각은, 식각되어질 기판(200)의 표면에 남아있을 수 있는 어떠한 자연 산화물을 제거하기 위해 불화수소산(HF) 담금에 의해 진행된다. 실시예에서 상기 자연 산화물은 거의 실온(예를 들어, 약 24℃)에서 탈이온수와 약 1:50 내지 1:400의 비로 희석된 불화수소산에 의해 제거된다. 실시예에서, 상기 자연 산화물은 약 20 내지 30 옹스트롬의 열적 실리콘 산화물을 제거하는 것을 목표로 했던 어떤 완충된 산화물 식각 화학물에 의해 제거된다.
실시예의 습식 식각은 린스가 더 수반된다. 실시예에서, 상기 린스는 분당 약 30 내지 35 리터 사이의 유량으로 빠르게 상승하여 흐르는 탈이온수 린스이다. 실시예의 린스는 습식 식각을 빠르게 제어하기 위해 실시예의 습식 식각에 뒤따른 다. 실시예에서, 습식 식각과 린스 사이의 이전 시간은 약 5.0 내지 8.0초이다.
트랜지스터의 게이트(202)는 실시예의 습식 식각 화학제에 저항력이 있는 물질에 의해 정의되어야 한다. 나아가, 상기 습식 식각 화학제는 기본적으로 상기 절연체(204)를 식각하지 않는 절연체(204) 물질에 대하여 선택적이어야 한다. 전술한 바와 같이, 마스크(300)는 실시예의 습식 식각 동안에 게이트(202)를 보호한다. 따라서, 마스크(300) 물질과 두께는 실시예의 습식 식각과 상기 습식 식각 이전의 희석 불화수소(HF) 담금에 견뎌내기에 충분할 정도로 강건해야 한다. 전술한 바와 같이, 실시예의 습식 식각 화학제는 절연체(204) 물질(예를 들어, 실리콘 다이옥사이드)을 기본적으로 제거하지 않도록 선택적이기 때문에, HF 담금은 기판(200)에서 소스(600) 및 드레인(601) 영역들을 형성하기 위해 식각되어질 영역으로부터 어떠한 자연 산화물을 제거하기 위해 요구된다. 상기 소스(600) 및 드레인(601) 영역들을 형성하기 위한 건식 식각과 비교하여, 실시예의 HF 담금 및 습식 식각은 동일한 습식 식각 장치에 의해 수행될 수 있으며, 이것은 예를 들어, 기판(200)이 HF 담금을 수반하는 건식 식각 장치로 이송(관련된 지연과 함께)될 때의 공정 변수의 원천을 감소시킨다.
상기 실시예의 습식 식각에 의해 얻어진 {111} 패싯된(faceted) 팁 프로파일은 공핍에서 감소된 체적을 제공하며, 도1에서 보여지는 바와 같이 건식 식각에 의해 형성된 종래의 “탄환 형상”의 팁 프로파일과 비교하여 상당히 개선된 단채널 효과의 제어를 제공한다. 또한 실시예의 습식 식각은 소스(600) 및 드레인(601)의 에피택셜 증착에 앞서서 기본적으로 계면의 오염물들이 없으며,부동태화된(passivated) 소스 계면(502) 및 드레인 계면(503)을 제공한다. 상기 부동태화되고 오염되지 않은 기판(200)의 소스 계면(502) 및 드레인 계면(503)은, 증착된 소스(600) 및 드레인(601)이 기본적으로 하부의 부동태화되고 오염되지 않은 소스 계면(502) 및 드레인 계면(503)의 결정 성질을 채용함에 따라서 본질적으로 결함이 없는 소스(600) 및 드레인(601) 물질의 고품질 에피택셜 증착을 가능하게 해준다. 본질적으로 결함이 없는 상기 소스(600) 및 드레인(601)은 비이상적(non-ideal) 표면상에 에피택셜 증착된 소스들 및 드레인들과 비교하여 향상된 전도도, 개선된 캐리어 이동도 및 계면 성질 등과 같은 특성들을 향상시켰다. 또한 향상된 계면은 부정합된 디스로케이션(dislocation) 또는 적층 결함(stacking fault)을 형성함이 없이 후속되는 SiGe 증착 동안에 보다 높은 게르마늄 농도를 달성할 수 있는 능력을 제공한다. 대안적으로, 양질의 계면은 부정합된 디스로케이션 또는 적층 결함과 같은 결함을 유발함이 없이, 주어진 게르마늄 농도에 대하여 보다 두꺼운 에피택셜 막을 증착할 수 있는 능력을 제공한다.
소스(600) 및 드레인(601)을 위한 팁 아키텍처를 형성하기 위한 실시예의 습식 식각은, 도1에 도시된 종래의 건식 식각에 공통적으로 관련된 피치 의존적 마이크로로딩(microloading)의 문제를 더 제거해준다. 마이크로로딩은 패턴이 성긴 영역과 비교하여 식각 패턴이 밀질된 기판의 영역들이 다른 속도 또는 다른 방식으로 식각될 때 발생한다. 건식 식각과 비교하여, 이것은 부분적으로 많은 물질이 제거되어야 하는 영역에서 에천트 반응체 종(etchant reactant species)의 국부적인 소 모의 결과이다. 나아가, 피처(feature)들이 함께 밀집되어 있다면, 식각 반응체들이 레지스트 또는 하드 마스크의 좁은 밀집 지대를 통하여 이동하는 것은 어렵다. 그러나, 마이크로로딩의 원인이 되는 적어도 상기 반응체 종(즉, 반응성 이온 식각 또는 RIE에 공통하는)의 소모는 본질적으로 실시예의 습식 식각에 의해 감소되며, 기판(200)의 표면에 대한 식각의 균일성을 향상시켜준다.
실시예의 습식 식각과 그리고 그 결과의 트랜지스터 구조는 플라즈마 계열의 경시적 건식 식각에 비하여 보다 적은 공정 변수들에 기초하여 금속학적 채널 길이에 대한 공정 제어를 더 향상시킨다. 예를 들어, 소스 계면(502)과 드레인 계면(503) 상에 어떠한 자연 산화물이 본질적으로 존재하지 않는 고품질의 습식 식각된 표면은, 소스(600)와 드레인(601)의 에피택셜 증착에 앞서서 더 오랜 동안의 작업 공정 대기 시간을 가능하게 함으로써 대량 생산을 위한 중요한 생산성 문제를 충족시킨다. 프로파일 형상은 정밀하며, 식각의 결정학적 선호에 의해 전적으로 지배된다. 실시예의 습식 식각에 의해 제공된 식각 정밀성과, 대응하는 정밀한 소스 및 드레인은 실시예에 따라 제조된 트랜지스터에서 선형 Vt와 Ioff에서의 변수를 감소시켜준다.
위에서 언급한 장점에 더하여, 실시예의 소스(600)와 드레인(601)의 팁 아키텍처는 소스(600)와 드레인(601) 및 소스(600)와 드레인(601) 팁 영역들에서의 에피택셜 막으로부터 채널 영역(즉, 상기 {010} 패싯(501)과 절연체(204)의 바로 하부의 기판(200)) 내에 단축성(uniaxial)의 스트레인을 발생시킨다. 반도체 격자에 대한 (특정한 응용에 의존하여) 인장 또는 압축 스트레인을 부가하는 것은 변형 된(strained) 반도체 내에서 캐리어 이동도를 증가시킨다.
실시예의 소스(600)와 드레인(601)의 팁 아키텍처는 실시예의 트랜지스터의 백 바이어스 민감도(back bias sensitivity)를 더 증가시킨다. 실시예의 트랜지스터의 백 바이어스의 적용은 트랜지스터의 스위칭 특성을 향상시킬 수 있다. 특히, 백 바이어스의 적용은 구동 전류를 증가시킬 수 있고, 누설 전류를 감소시키며, 실시예의 트랜지스터의 전력 소비를 감소시킬 수 있다.
PMOS 소자를, 위해 소스(600)와 드레인(601)은 약 10 원자% 에서 35 원자%의 범위의 게르마늄 농도를 갖는 실리콘 게르마늄이 에피택셜하게 증착된다. SiGe의 에피택셜 증착은 5E19 cm-3에서 3E20 cm-3의 범위의 붕소 농도를 갖는 인시튜(in situ) 붕소 도핑을 더 포함할 수 있다. 실시예에서, 소스(600)와 드레인(601) SiGe 에피택셜 막은 약 22 원자%의 게르마늄, 약 9E19 cm-3의 붕소 농도를 포함하며, 약 120 nm의 두께를 갖는다. 상기 에피택셜 SiGe막은 트랜지스터의 채널 영역속에 압축 스트레스를 강하게 부여하여, 채널 이동도와 트랜지스터 성능을 증가시킨다.
NMOS 소자에서, 소스(600)와 드레인(601)은 탄소가 도핑된 실리콘이 에피택셜하게 증착되며, 나아가 인시튜로 인이 도핑될 수 있다. 탄소 농도는 약 0.5 원자% 에서 3 원자%의 범위에 이르며, 인 농도는 약 5E19 cm-3에서 5E20 cm-3의 범위에 이른다. 실시예에서, 상기 실리콘 막은 약 1.5 원자%의 탄소, 약 1E20 cm-3의 인을 포함하며, 약 100 nm의 두께를 갖는다. NMOS 소자를 위해, 탄소 도핑된 실리콘 막은 채널 영역속에 인장 스트레인을 강하게 주어, 전자 이동도(즉, NMOS 소자에서 지배적인 전하 캐리어)를 증가시킨다. 증가된 캐리어 이동도는 이번에는 보다 높은 구동 전류와 대응하는 빠른 스위칭 속도를 가능하게 한다.
다른 장점은 상기 {111} 면이 건식 식각에 대한 접근과 비교하여 습식 식각의 제어를 보다 크게 할 수 있는 식각 정지로서의 역할을 한다. 실시예의 습식 식각은 본질적으로 실리콘 기판(200)의 {111} 면에 우선적이기 때문에, 식각은 본질적으로 이러한 우선적인 표면이 이용될 수 없을 때까지 {111} 면을 따라 진행된다. 이렇게 함으로써, 실시예의 습식 식각은 식각 정지층이 없이 과식각을 할 수 있다. 상기와 다르게, 게이트(202)에 인접한 곳(즉, 실시예의 트랜지스터의 채널영역)의 식각 프로파일은 본질적으로 일정한 최소 식각 기간을 초과한 식각에 의해 영향을 받지 않는다. 이러한 과식각은 {111} 면을 따라 기판(200)을 소모하기를 계속할 수 있지만, 이것은 본질적으로 기판(200)의 기능적 영역을 변경하지는 않을 것이다.
나아가, 실시예의 습식 식각은 절연체(204)에 아주 근접하여 기판(200)의 채널영역에서 {010} 패싯을 생성한다. 작은 거리(즉, 나노미터의 차수) 이후에는, 실시예의 습식 식각은 이어서 전술한 바와 같은 {111} 패싯(500)을 형성한다. {010} 패싯(501)의 작은 거리는 도1에서 보여지는 건식 식각의 탄환 형상에 비하여 트랜지스터의 금속학적 채널 길이를 보다 정밀하게 한정하는 데 공헌하며, 단채널 효과의 예측불가능성을 줄여준다. 보다 상세하게는, 실시예에서 약 5분 경과된 습식 식각은 약 20 나노미터의 게이트(202) 아래에서의 소스(600)와 드레인(601)의 측면 리세스를 제공할 것이다. 나아가 약 5분 경과된 식각은 약 3 나노미터에 이르는 하향 연장된 수직적인 {010} 패싯을 형성한다.
도6은 소스(600)와 드레인(601)의 형성을 수반한 도5의 기판(200) 단면도를 보여준다. 소스(600)와 드레인(601)의 형성은 고농도로 도핑된 막의 선택적 에피택셜 증착을 수반한다. 실시예의 NMOS 트랜지스터를 위해, 소스(600)와 드레인(601)은 탄소 및/또는 인으로 도핑된 실리콘이다. 실시예의 PMOS 트랜지스터를 위해서는, 소스(600)와 드레인(601)은 붕소가 도핑된 실리콘 게르마늄이다.
실시예의 습식 식각과, 본질적으로 부동태화되고(passivated) 오염물이 없는 그 결과적인 {111} 패싯(501)은 전술한 바와 같이 고품질의 소스(600)와 드레인(601)의 에피택셜 증착을 가능케 한다. 나아가, 소스(600)와 드레인(601)의 결과적인 표면은, 도1에서 보여지는 융기된 소스(105)와 드레인(106)과 비교하여 실시예의 습식 식각 이전의 기판(200)의 표면과 본질적으로 동일한 평면을 이룬다.
기판(200)의 원래 표면에 대하여 보다 동일한 평면의 소스(600)와 드레인(601)의 표면은 결과적인 트랜지스터의 성능을 저해하는 기생 커패시턴스를 감소시킨다.
도7은 두개의 인접한 게이트를 위해 도5에 의해 도시된 실시예의 습식 식각을 수반한 기판(200) 단면도를 보여준다. 주목할 만한 것은 실시예의 습식 식각이 본질적으로 자기 제한적(self-limiting)이라는 것이다. 보다 상세하게는, 실시예의 습식 식각이 두 개의 인접한 트랜지스터에 대한 패싯(500)을 따라 진행됨에 따라, 두개의 {111} 패싯(500)은 필수적으로 전체적으로 “V" 형상을 갖는 식각을 형성하기 위한 삼각형의 점에서 만난다. 실시예의 습식 식각이 방향적으로 선택적인 성질이 주어진다면, 일단 식각된 {111} 패싯(500)이 만나면, 기판(200) 내에서 습식 식각이 더 진행하는 속도는 감소된다.
따라서, 식각의 깊이(즉, 기판(200)의 표면으로부터 연결된 {111} 패싯(500)의 가장 깊은 꼭지점까지)은 인접한 트랜지스터들 사이의 피치 또는 거리에 의해 제어될 수 있다. 예를 들어, 기판의 표면 반대쪽에 형성된 식각된 삼각형의 꼭지점은 약 70.6도가 될 것이며, 다른 인접한 꼭지점들은 약 54.7도(실리콘 기판 내에서 기판(100)의 표면 {001} 면과 {111} 결정학적 면 사이의 각도)가 될 것이다. 트랜지스터의 자기제한적인 과식각의 피치 또는 깊이를 안다면, 다른 파라미터의 계산을 가능케 한다. 이러한 선들을 따라서, 피치의 균일성은 본질적으로 실시예의 습식 식각의 깊이와 소스(600)와 드레인(601)의 결과적인 구조에 공헌한다.
도8은 소스(600)와 드레인(601)의 형성을 수반한 도7의 기판(200) 단면도를 보여준다. 도6과 관련하여 언급한 바와 같이, 소스(600)와 드레인(601)의 결과적인 표면은, 도1에 도시된 바와 같은 융기된 소스(105)와 드레인(106)에 비교하여 실시예의 습식 식각 이전의 기판(200)의 표면과 본질적으로 동일한 평면이다. 기판(200)의 원래 표면에 대하여 보다 동일한 평면의 소스(600)와 드레인(601)의 표면은 결과적인 트랜지스터의 성능을 저해하는 기생 커패시턴스를 감소시킨다.
도9는 게이트(202), 소스(600) 및 드레인(601)의 표면 상에 실리사이드(900)의 형성을 수반한 기판(200) 단면도를 보여준다. 실리사이드(900)는 게이트(202), 소스(600) 및 드레인(601)과 후속하여 형성되는 플러그들 사이에서 접촉 저항을 감 소시킨다. 실시예에서, 실리사이드(900) 형성은 어닐(anneal)을 수반하는 내화 금속의 증착을 포함한다. 실시예에서 내화 금속은 니켈이다. 대안적인 실시예에서, 이러한 금속은 코발트와 티타늄을 포함한다. 실시예의 실리사이드(900)는, 증착된 내화 금속이 실리사이드(900)를 형성하기 위해 단지 노출된 게이트(202), 소스(600) 및 드레인(601)과 반응하고, 노출된 측벽 스페이서(203)와는 반응하지 않음에 따라 자기정렬(즉, 샐리사이드)이 될 수 있다. 이후에 반응하지 않은 내화 금속은 제거될 수 있다. 당업자들은 실시예의 트랜지스터를 완성하기 위한 후속 공정 단계들을 인식할 수 있을 것이다.
당업자들은 단채널 효과의 제어를 향상시키고, 포화전류를 증가시키고, 금속학적 게이트 길이의 제어를 향상시키고, 캐리어 이동도를 증가시키고, 그리고 소스와 드레인과 실리사이드 사이의 계면에서 접촉 저항을 감소시킴으로서 트랜지스터의 성능이 향상됨에 따라서 실시예의 정밀함을 인식할 것이다.
본 발명은 단채널 효과의 문제점이 발생되는 CMOS 트랜지스터에 널리 이용될 수 있다.

Claims (44)

  1. 트랜지스터를 제조하는 방법에 있어서,
    기판 상에 절연체를 형성하는 단계와,
    상기 절연체 상에 게이트를 형성하는 단계와,
    상기 게이트의 측방향 표면 상에 복수 개의 측벽 스페이서를 형성하는 단계와,
    상기 기판에서 결정학적 면(crystallographic plane)에 대하여 실질적으로 선택적인 습식 식각으로, 상기 기판 내에 소스 영역 및 드레인 영역을 식각하는 단계와,
    상기 습식 식각으로, 상기 소스 영역 내의 상기 기판의 {010} 결정학적 면에 패싯을 형성하고, 상기 드레인 영역 내의 상기 기판의 {010} 결정학적 면에 패싯을 형성하는 단계 -{010} 패싯은 상기 게이트의 밑에서 상기 게이트 바로 아래의 기판 영역으로 측방향으로 연장됨- 와,
    상기 습식 식각으로, 상기 소스 영역 내의 상기 기판의 {111} 결정학적 면에 패싯을 형성하고, 상기 드레인 영역 내의 상기 기판의 {111} 결정학적 면에 패싯을 형성하는 단계를 포함하는
    트랜지스터 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소스 영역 내에 소스를 형성하고 상기 드레인 영역 내에 드레인을 형성하는 단계를 더 포함하는
    트랜지스터 제조 방법.
  5. 제 4 항에 있어서,
    상기 소스와 상기 드레인은 실리콘 게르마늄을 더 포함하는
    트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 소스의 표면과 상기 드레인의 표면은 실질적으로 상기 기판의 표면과 동일 평면인
    트랜지스터 제조 방법.
  7. 제 1 항에 있어서,
    습식 식각 화학물은 NH4OH, NH3OH, TMAH, KOH, NaOH, BTMH, 아민계 에천트, 및 이들의 조합으로 구성된 그룹으로부터 선택되는
    트랜지스터 제조 방법.
  8. 제 4 항에 있어서,
    습식 식각 화학물은 9.0 보다 큰 pH를 갖는
    트랜지스터 제조 방법.
  9. 제 5 항에 있어서,
    상기 기판은 {001} 실리콘을 포함하는
    트랜지스터 제조 방법.
  10. 트랜지스터를 제조하는 방법으로서,
    기판 상에 절연체를 형성하는 단계와,
    상기 절연체 상에 게이트를 형성하는 단계와,
    상기 게이트의 측방향 표면 상에 복수 개의 측벽 스페이서를 형성하는 단계와,
    상기 기판 내에 소스 영역 및 드레인 영역을 습식 식각으로 식각하는 단계를 포함하되,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트의 아래에서 측방향으로 각기 연장되며, 상기 소스 영역 및 상기 드레인 영역은 각기 상기 기판의 {111} 결정학적 면의 패싯과, 상기 기판의 {010} 결정학적 면의 패싯을 더 포함하는
    트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 소스 영역 내에 소스를 형성하고 상기 드레인 영역 내에 드레인을 형성하는 단계를 더 포함하되,
    상기 소스의 표면과 상기 드레인의 표면은 실질적으로 상기 기판의 표면과 동일 평면인
    트랜지스터 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트, 상기 소스 및 상기 드레인 상에 실리사이드(silicide)를 형성하는 단계를 더 포함하는
    트랜지스터 제조 방법.
  13. 제 10 항에 있어서,
    습식 식각 화학물이 NH4OH, NH3OH, TMAH, KOH, NaOH, BTMH, 아민계 에천트, 및 이들의 조합으로 구성된 그룹으로부터 선택되는
    트랜지스터 제조 방법.
  14. 제 11 항에 있어서,
    습식 식각 화학물은 9.0 보다 큰 pH를 갖는
    트랜지스터 제조 방법.
  15. 제 10 항에 있어서,
    상기 기판은 {001} 실리콘으로 이루어진
    트랜지스터 제조 방법.
  16. {001} 실리콘 기판 상에 형성된 절연체와,
    상기 절연체 상에 형성된 게이트와,
    상기 게이트의 측방향 표면 상에 형성된 복수 개의 측벽 스페이서와,
    상기 기판 내에 형성된 소스 및 드레인을 포함하되,
    상기 소스의 일부 및 상기 드레인의 일부는 상기 게이트의 아래에서 측방향으로 각기 연장되며, 상기 소스 및 상기 드레인은 각기 상기 {001} 실리콘 기판의 {111} 결정학적 면의 패싯을 포함하며,
    상기 소스 및 상기 드레인은 각기 상기 절연체에 인접한 상기 {001} 실리콘 기판의 {010} 결정학적 면의 패싯을 더 포함하는
    트랜지스터.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 소스 및 상기 드레인 내의 상기 {010} 결정학적 면의 각 패싯은 3 나노미터의 길이를 갖는
    트랜지스터.
  19. 제 16 항에 있어서,
    상기 소스 및 상기 드레인은 각기 상기 게이트 아래에서 20 나노미터만큼 측방향으로 연장되는
    트랜지스터.
  20. 제 16 항에 있어서,
    상기 소스 및 상기 드레인은 실리콘 게르마늄을 더 포함하되,
    상기 소스의 표면과 상기 드레인의 표면은 각기 상기 {001} 실리콘 기판의 표면과 실질적으로 동일 평면인
    트랜지스터.
  21. {001} 실리콘 기판의 채널 영역 상에 형성된 절연체와,
    상기 절연체 상에 형성된 게이트와,
    상기 {001} 실리콘 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하되,
    상기 소스 영역 및 드레인 영역은 각기 상기 {001} 실리콘 기판의 {111} 결정학적 면의 {111} 패싯을 포함하고, 상기 소스 영역의 {111} 패싯과 상기 드레인 영역의 {111} 패싯은 상기 {001} 실리콘 기판의 채널 영역의 일부분을 규정하며,
    상기 소스 영역과 상기 드레인 영역의 각각은 상기 {001} 실리콘 기판의 {010} 결정학적 면의 {010} 패싯을 더 포함하고, 상기 소스 영역의 {010} 패싯 및 상기 드레인 영역의 {010} 패싯은 금속학적 채널 길이를 규정하는
    트랜지스터.
  22. 삭제
  23. 제 21 항에 있어서,
    각각의 소스 및 드레인 영역의 {010} 패싯은 상기 게이트 아래로 연장되는
    트랜지스터.
  24. 제 23 항에 있어서,
    상기 {111} 패싯은 상기 {010} 패싯으로부터 연장되는
    트랜지스터.
  25. 제 21 항에 있어서,
    상기 소스 및 드레인은 붕소로 도핑되는
    트랜지스터.
  26. 제 21 항에 있어서,
    상기 소스 및 드레인은 인으로 도핑되는
    트랜지스터.
  27. 제 21 항에 있어서,
    상기 소스 영역 및 드레인 영역은 실리사이드를 포함하되,
    상기 실리사이드는 니켈, 코발트 및 티타늄으로 이루어진 그룹으로부터 선택된 금속을 포함하는
    트랜지스터.
  28. 제 21 항에 있어서,
    상기 게이트는 실리사이드를 포함하되,
    상기 실리사이드는 니켈, 코발트 및 티타늄으로 이루어진 그룹으로부터 선택된 금속을 포함하는
    트랜지스터.
  29. 제 21 항에 있어서,
    상기 절연체는 하프늄 옥사이드, 지르코늄 옥사이드 및 하프늄 또는 지르코늄의 실리케이트로 이루어진 그룹으로부터 선택된 하이-케이(high-k) 물질을 포함하는
    트랜지스터.
  30. 제 21 항에 있어서,
    상기 게이트의 측방향 표면 상에 형성된 복수 개의 측벽 스페이서를 더 포함하는
    트랜지스터.
  31. {001} 실리콘 기판의 채널 영역 상에 형성된 절연체와,
    상기 절연체 상에 형성된 게이트와,
    상기 {001} 실리콘 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하되,
    상기 소스 영역 및 드레인 영역은 각기 상기 {001} 실리콘 기판의 {111} 결정학적 면의 {111} 패싯을 포함하고, 상기 소스 영역 및 드레인 영역 각각의 {111} 패싯의 일부분은 상기 게이트 아래로 연장되며,
    상기 소스 영역과 상기 드레인 영역의 각각은 상기 {001} 실리콘 기판의 {010} 결정학적 면의 {010} 패싯을 더 포함하고, 각각의 소스 영역 및 드레인 영역의 {010} 패싯은 상기 게이트 아래로 연장되며, 상기 {111} 패싯은 상기 {010} 패싯으로부터 연장되는
    트랜지스터.
  32. 삭제
  33. 제 31 항에 있어서,
    상기 소스 및 드레인은 상기 채널 영역으로의 압축 스트레스를 생성하는 실리콘 게르마늄을 포함하는
    트랜지스터.
  34. 제 31 항에 있어서,
    상기 소스 및 드레인은 상기 채널 영역으로의 인장 스트레인을 생성하는 탄소 도핑된 실리콘을 포함하는
    트랜지스터.
  35. 제 31 항에 있어서,
    상기 절연체는 하프늄 옥사이드, 지르코늄 옥사이드 및 하프늄 또는 지르코늄의 실리케이트로 이루어진 그룹으로부터 선택된 하이-케이(high-k) 물질을 포함하는
    트랜지스터.
  36. 제 31 항에 있어서,
    상기 게이트의 측방향 표면 상에 형성된 복수 개의 측벽 스페이서를 더 포함하는
    트랜지스터.
  37. {001} 실리콘 기판 상에 형성된 제 1 게이트 및 제 2 게이트와,
    상기 제 1 게이트와 상기 제 2 게이트 사이에서 상기 {001} 실리콘 기판 내에 형성된 드레인 영역 -상기 드레인 영역은, 상기 {001} 실리콘 기판의 {111} 결정학적 면의 제 1 {111} 패싯과, 상기 {001} 실리콘 기판의 {111} 결정학적 면의 제 2 {111} 패싯을 포함하되, 상기 제 1 {111} 패싯은 상기 제 1 게이트에 인접하고, 상기 제 2 {111} 패싯은 상기 제 2 게이트에 인접하며, 상기 제 1 {111} 패싯은 상기 제 2 {111} 패싯과 교차하여 V 형상을 형성함- 과,
    상기 드레인 영역에 대향하고 상기 제 1 게이트에 인접하는 상기 {001} 실리콘 기판 내에 형성된 제 1 소스 영역 -상기 제 1 소스 영역은 상기 {001} 실리콘 기판의 상기 {111} 결정학적 면의 제 3 {111} 패싯을 포함하고, 상기 제 1 {111} 패싯 및 제 3 {111} 패싯은 상기 제 1 게이트 아래에 채널 영역의 일부분을 규정함- 과,
    상기 드레인 영역에 대향하고 상기 제 2 게이트에 인접하는 상기 {001} 실리콘 기판 내에 형성된 제 2 소스 영역 -상기 제 2 소스 영역은 상기 {001} 실리콘 기판의 상기 {111} 결정학적 면의 제 4 {111} 패싯을 포함하고, 상기 제 2 {111} 패싯 및 상기 제 4 {111} 패싯은 상기 제 2 게이트 아래에 채널 영역의 일부분을 규정함- 을 포함하는
    반도체 장치.
  38. 제 37 항에 있어서,
    상기 드레인 영역은,
    상기 {001} 실리콘 기판의 {010} 결정학적 면의 제 1 {010} 패싯 -상기 제 1 {010} 패싯은 상기 제 1 게이트 아래로 연장됨- 과,
    상기 {001} 실리콘 기판의 {010} 결정학적 면의 제 2 {010} 패싯 -상기 제 2 {010} 패싯은 상기 제 2 게이트 아래로 연장됨-
    반도체 장치.
  39. 제 38 항에 있어서,
    상기 제 1 소스 영역은 상기 {001} 실리콘 기판의 {010} 결정학적 면의 제 3 {010} 패싯을 더 포함하되,
    상기 제 3 {010} 패싯은 상기 제 1 게이트 아래로 연장되고,
    상기 제 1 {010} 패싯 및 제 3 {010} 패싯은 상기 제 1 게이트 아래로 금속학적 채널 길이를 규정하는
    반도체 장치.
  40. 제 38 항에 있어서,
    상기 제 2 소스 영역은 상기 {001} 실리콘 기판의 {010} 결정학적 면의 제 4 {010} 패싯을 더 포함하되,
    상기 제 4 {010} 패싯은 상기 제 2 게이트 아래로 연장되고,
    상기 제 2 {010} 패싯 및 제 4 {010} 패싯은 상기 제 2 게이트 아래로 금속학적 채널 길이를 규정하는
    반도체 장치.
  41. 제 37 항에 있어서,
    상기 {001} 실리콘 기판과 상기 제 1 게이트 및 제 2 게이트의 각각 사이에 형성된 절연체를 더 포함하는
    반도체 장치.
  42. 제 37 항에 있어서,
    상기 제 1 게이트 및 상기 제 2 게이트의 측방향 표면 상에 형성된 복수 개의 측벽 스페이서를 더 포함하는
    반도체 장치.
  43. 제 37 항에 있어서,
    상기 드레인 영역, 상기 제 1 소스 영역 및 상기 제 2 소스 영역은 실리사이드를 포함하되,
    상기 실리사이드는 니켈, 코발트 및 티타늄으로 이루어진 그룹으로부터 선택된 금속을 포함하는
    반도체 장치.
  44. 제 37 항에 있어서,
    상기 제 1 게이트 및 제 2 게이트는 실리사이드를 포함하되,
    상기 실리사이드는 니켈, 코발트 및 티타늄으로 이루어진 그룹으로부터 선택된 금속을 포함하는
    반도체 장치.
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