CN115117167A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN115117167A CN115117167A CN202110296835.6A CN202110296835A CN115117167A CN 115117167 A CN115117167 A CN 115117167A CN 202110296835 A CN202110296835 A CN 202110296835A CN 115117167 A CN115117167 A CN 115117167A
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- substrate
- fin
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000002955 isolation Methods 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims description 341
- 239000000463 material Substances 0.000 claims description 87
- 150000002500 ions Chemical class 0.000 claims description 46
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 229910052732 germanium Inorganic materials 0.000 claims description 25
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 25
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 24
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 239000011241 protective layer Substances 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000036961 partial effect Effects 0.000 claims description 7
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 claims description 4
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 238000010586 diagram Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中半导体结构包括：衬底；鳍部，位于所述衬底上；隔离层，位于相邻所述鳍部之间的所述衬底上，所述隔离层的顶部表面低于所述鳍部的顶部表面；栅极结构，位于所述衬底上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面以及所述隔离层的顶部表面；源漏掺杂层，位于所述栅极结构两侧的所述鳍部内；间隔层，位于所述源漏掺杂层和所述衬底之间。本发明实施例提供的半导体结构及其形成方法，有利于提高所形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，且隔离结构表面低于鳍部顶部；位于隔离结构表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，目前的鳍式场效应晶体管的性能还有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，有利于提高所形成的半导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；隔离层，位于相邻所述鳍部之间的所述衬底上，所述隔离层的顶部表面低于所述鳍部的顶部表面；栅极结构，位于所述衬底上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面以及所述隔离层的顶部表面；源漏掺杂层，位于所述栅极结构两侧的所述鳍部内；间隔层，位于所述源漏掺杂层和所述衬底之间。
可选的，还包括：缓冲层，位于所述衬底上，所述鳍部位于所述缓冲层上。
可选的，所述间隔层包括绝缘层或空气间隙层。
可选的，所述缓冲层的材料包括硅锗，所述缓冲层的材料中锗的摩尔百分比浓度为5％～50％。
可选的，所述绝缘层的材料包括氧化硅。
可选的，所述源漏掺杂层中具有掺杂离子，所述掺杂离子包括N型离子或P型离子。
可选的，当所述掺杂离子为P型离子时，所述鳍部的材料包括硅锗。
可选的，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部的材料中锗的摩尔百分比浓度大于等于20％。
可选的，当所述源漏掺杂层和所述衬底之间为绝缘层时，还包括：保护层，位于所述源漏掺杂层表面。
可选的，所述保护层的材料包括硅。
可选的，当所述掺杂离子为N型离子时，所述鳍部的材料包括硅。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成缓冲层；在所述缓冲层上形成鳍部；在相邻所述鳍部之间的所述衬底上形成隔离层，所述隔离层覆盖所述缓冲层的侧壁表面；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；在所述伪栅结构两侧的所述鳍部内形成源漏掺杂层；消耗部分所述缓冲层，在所述源漏掺杂层与所述衬底之间形成间隔层。
可选的，所述间隔层包括绝缘层或空气间隙层。
可选的，在形成所述间隔层之前，还包括：刻蚀部分厚度的所述隔离层，直至暴露出所述缓冲层的侧壁表面。
可选的，所述源漏掺杂层中具有掺杂离子，所述掺杂离子包括N型离子或P型离子。
可选的，当在所述源漏掺杂层与所述衬底之间形成绝缘层时，形成所述绝缘层的方法包括：对暴露出的所述缓冲层进行氧化处理，在所述源漏掺杂层与所述衬底之间形成绝缘层。
可选的，所述氧化处理炉管工艺或快速热退火工艺。
可选的，当所述掺杂离子为P型离子时，在对所述缓冲层进行氧化处理之前，还包括：在所述源漏掺杂层上形成保护层。
可选的，所述保护层的材料包括硅。
可选的，当在所述源漏掺杂层与所述衬底之间形成空隙间隙层时，形成所述空气间隙层的方法包括：去除暴露出的所述缓冲层，在所述源漏掺杂层与所述衬底之间形成凹槽，所述凹槽作为空隙间隙层。
可选的，去除暴露出的所述缓冲层的工艺包括选择性湿法刻蚀工艺，所述选择性湿法刻蚀工艺的工艺参数包括采用浓度为3％～20％的盐酸溶液。
可选的，所述缓冲层的材料包括硅锗，所述缓冲层的材料中锗的摩尔百分比浓度为5％～50％。
可选的，当所述掺杂离子为P型离子时，所述鳍部的材料包括硅锗，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部材料中锗的摩尔百分比浓度大于等于20％。
可选的，当所述掺杂离子为N型离子时，所述鳍部的材料包括硅。
可选的，在形成所述间隔层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述源漏掺杂层的表面且暴露出所述伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案的半导体结构，在源漏掺杂层和衬底之间具有间隔层，所述间隔层可以隔离源漏掺杂层和衬底，避免发生漏电情况，从而提高半导体结构的电学性能。
可选的，还包括：缓冲层，所述缓冲层位于所述衬底上，所述鳍部位于所述缓冲层上。在鳍部和衬底之间具有缓冲层，缓冲层可以提高半导体器件的沟道应力，从而提高半导体结构的性能。
本发明技术方案的形成方法，在鳍部和衬底之间具有缓冲层的基础上，通过消耗部分缓冲层，在源漏掺杂层和衬底之间形成间隔层，所述间隔层可以隔离源漏掺杂层和衬底，避免发生漏电情况，从而提高半导体结构的电学性能；另外，间隔层形成于源漏掺杂层形成之后，避免间隔层的形成对源漏掺杂层的形成或者应力造成不利影响，从而有利于进一步提高半导体结构的性能。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图24是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图；
图25至图30是本发明另一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
如背景技术所述，目前的鳍式场效应晶体管的性能仍有待提升。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
参考图1，所述半导体结构包括：衬底100，所述衬底100上具有鳍部101；缓冲层102，位于所述衬底100和所述鳍部101之间；隔离层103，位于所述鳍部101暴露出的所述衬底100上，还覆盖所述缓冲层102的侧壁表面；伪栅结构104，位于所述衬底100上且横跨所述鳍部101；源漏掺杂层105，位于所述伪栅结构104两侧的所述鳍部101内。
上述半导体结构中，所述衬底100可以用于形成NMOS器件、PMOS器件，或NMOS器件和PMOS器件集成的CMOS器件，所述缓冲层102的材料包括硅锗，所述缓冲层102位于所述衬底100和所述鳍部101之间，可以起到应变缓冲层的作用，提升对NMOS器件中硅鳍的拉应力，或者对PMOS器件中硅锗鳍的压应力，进而提高所形成的半导体器件的性能。但是，源漏掺杂层105和衬底100之间容易发生漏电，影响半导体结构的电学性能。
为了解决上述问题，本发明实施例提供了一种半导体结构及半导体结构的形成方法，在衬底上形成缓冲层，在缓冲层上形成鳍部，形成伪栅结构和源漏掺杂层之后，在具有缓冲层的基础上，消耗部分缓冲层，在源漏掺杂层和衬底之间形成间隔层，所述间隔层可以隔离源漏掺杂层和衬底，从而避免发生源漏掺杂层漏电的情况；并且，间隔层形成于源漏掺杂层之后，不会对源漏掺杂层的生长和应力造成影响，有利于提高所形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图24是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图2，提供衬底200。
所述衬底200为后续形成半导体结构提供工艺平坦，所述衬底200用于后续形成PMOS器件或NMOS器件，或者PMOS器件和NMOS器件集成的CMOS器件。
本实施例中，以形成NMOS器件为例进行说明。
本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
接下来，在所述衬底200上形成缓冲层以及在缓冲层上形成鳍部。
本实施例中，所述缓冲层和所述鳍部的形成方法包括：
继续参考图2，在所述衬底200上形成缓冲材料层201。
本实施例中，所述缓冲材料层201的材料包括硅锗，其中锗的摩尔百分比浓度为5％～50％。
本实施例中，采用化学气相沉积工艺形成所述缓冲材料层201；在其他实施例中，还可以采用原子层沉积工艺形成所述缓冲材料层201。
本实施例中，所述缓冲材料层201用于后续形成缓冲层，所述缓冲层采用低浓度的硅锗材料，可以提升所形成的半导体结构的沟道应力，抑制短沟道效应，从而提高半导体结构的性能。
继续参考图2，在所述缓冲材料层201上形成鳍部材料层202。
本实施例中，所述鳍部材料层202的材料为硅。
在其他实施例中，当所述衬底200用于形成PMOS器件时，所述鳍部材料层202的材料包括硅锗，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部的材料中锗的摩尔百分比浓度为20％～100％。
当形成PMOS器件时，采用高浓度的硅锗材料形成鳍部，硅锗中增强的空穴迁移率可以改善PMOS器件的性能。
参考图3至图5，图3为半导体结构的俯视结构示意图，图4是图3沿A-A方向的剖面结构示意图，图5是图3沿B-B方向的剖面结构示意图，在所述鳍部材料层202上形成掩膜层(未图示)，所述掩膜层覆盖部分所述鳍部材料层202的顶部表面，所述掩膜层用于定义待形成的鳍部的位置和尺寸；以所述掩膜层为掩膜，刻蚀所述鳍部材料层202和部分厚度的所述缓冲材料层201，在所述衬底200上形成缓冲层203以及位于所述缓冲层203上的鳍部204。
形成所述鳍部204和所述缓冲层203的方法包括双重图形化工艺或四重图形化工艺。
继续参考图3至图5，还包括：在所述衬底200上形成隔离层205，所述隔离层205覆盖所述缓冲层203的侧壁表面。
本实施例中，所述隔离层205的形成方法包括：在所述衬底200上形成初始隔离膜(未图示)，所述初始隔离膜覆盖所述鳍部204的顶部和侧壁表面；平坦化所述初始隔离膜，直至暴露出所述鳍部204的顶部表面，形成初始隔离层(未图示)；回刻蚀所述初始隔离层，至所述初始隔离层的顶部表面低于所述鳍部204的顶部表面，形成所述隔离层205。
所述隔离层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅等材料中的一种或多种的组合。本实施例中，所述隔离层205的材料包括氧化硅。
形成所述初始隔离膜的工艺包括：化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或热处理工艺。
参考图6至图9，图6为半导体结构的俯视结构示意图，图7是图6沿A-A方向的剖面结构示意图，图8是图6沿B-B方向的剖面结构示意图，图9是图6沿C-C方向的剖面结构示意图，形成所述隔离层205之后，在所述衬底200上形成伪栅结构206，所述伪栅结构206横跨所述鳍部204且覆盖所述鳍部204的部分顶部和侧壁表面。
所述伪栅结构206包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层(未图示)。
本实施例中，所述伪栅介质层的材料采用氧化硅；在其他实施例中，所述伪栅介质层材料还可以采用氮氧化硅。
本实施例中，所述伪栅极层的材料采用多晶硅。
所述伪栅结构206的形成方法包括：在所述衬底200上形成伪栅介质层(未图示)，所述伪栅介质层横跨所述鳍部204，且覆盖所述鳍部204的部分顶部表面和侧壁表面；在所述伪栅介质层上形成伪栅极膜(未图示)；在所述伪栅极膜表面形成硬掩膜层207，所述硬掩膜层207定义出待形成的伪栅结构206的图形；以所述硬掩膜层207为掩膜，图形化所述伪栅极膜，形成所述伪栅结构206。
本实施例中，形成所述伪栅结构206后，可以先保留位于所述伪栅结构206顶部的硬掩膜层207，所述硬掩膜层207的材料为氮化硅，所述硬掩膜层207在后续工艺中用于对伪栅结构206的顶部起到保护作用。在其他实施例中，所述硬掩膜层的材料还可以是氮氧化硅、碳化硅或氮化硼。
本实施例中，形成所述伪栅结构206后，在所述伪栅结构206侧壁上形成侧墙208，所述侧墙208的顶部表面与所述硬掩膜层207的顶部表面齐平。
本实施例中，所述侧墙208的材料为低k介质材料(低k介质材料指相对介电常数大于等于2.5、小于3.9的介质材料)，所述侧墙208的材料为SiCON。在其他实施例中，所述侧墙208的材料还可以是氮化硅等其他材料。
继续参考图6至图9，形成所述伪栅结构206之后，在所述伪栅结构206两侧的所述鳍部204内形成源漏掺杂层209。
所述源漏掺杂层209的形成方法包括：以所述伪栅结构206为掩膜，刻蚀所述鳍部204，在所述伪栅结构206两侧的鳍部204内形成源漏开口(未图示)；在所述源漏开口内形成源漏掺杂层209。
本实施例中，采用外延生长工艺形成所述源漏掺杂层209。
所述源漏掺杂层209内具有掺杂离子。
所述衬底200用于NMOS器件时，所述源漏掺杂层209的材料包括：硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，包括磷离子或砷离子；所述衬底200用于形成PMOS器件时，所述源漏掺杂层209的材料包括：锗或硅锗；所述掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子。
本实施例中，所述衬底200用于形成NMOS器件，所述源漏掺杂层209的材料包括硅。
参考图10至图12，图10和图7的视图方向一致，图11和图8的视图方向一致，图12和图9的视图方向一致，刻蚀部分所述隔离层205，直至暴露出部分所述缓冲层203的侧壁表面。
本实施例中，刻蚀所述隔离层205的工艺包括干法刻蚀工艺。
刻蚀去除的所述隔离层205的厚度范围为5～20nm。刻蚀去除部分厚度的隔离层205，暴露出部分厚度的缓冲层203的侧壁，暴露出的缓冲层203后续会被消耗形成绝缘层或凹槽，如果去除的所述隔离层205的厚度过大，则容易使源漏掺杂层209与衬底200之间的寄生电容变大；如果去除的所述隔离层205的厚度过小，则后续形成的绝缘层或凹槽的厚度较小，无法很好地起到隔离源漏掺杂层209和衬底200的作用，仍有可能会发生漏电的情况。
参考图13至图15，图13和图10的视图方向一致，图14和图11的视图方向一致，图15和图12的视图方向一致，对暴露出的所述缓冲层203进行氧化处理，在所述源漏掺杂层209与所述衬底200之间形成绝缘层210。
本实施例中，间隔层为所述绝缘层210。
所述氧化处理包括炉管工艺或快速热退火工艺。
本实施例中，采用炉管工艺对所述缓冲层203进行氧化处理，炉管工艺的温度为600～1300℃。
本实施例中，所述缓冲层203经氧化处理后，生成氧化硅和氧化锗，所述绝缘层210的材料包括氧化硅和氧化锗。
本实施例中，所述衬底200用于形成NMOS器件，所述源漏掺杂层209的材料为硅，由于硅锗材料的氧化速率是硅氧化速率的2～5倍，因此对所述缓冲层203进行氧化处理时，所述缓冲层203可以被快速氧化，而源漏掺杂层209的硅材料氧化速率慢，消耗少，尽量避免造成源漏掺杂层209的损伤，大的源漏掺杂层209能更好地为器件提供应力，并且后续形成与源漏掺杂层209电接触的插塞时，增大接触面积可以减小电阻，有利于提高半导体器件的性能。
参考图16至图18，图16和图13的视图方向一致，图17和图14的视图方向一致，图18和图15的视图方向一致，本实施例中，形成所述绝缘层210之后，还包括：在所述衬底200上形成介质层211，所述介质层211覆盖所述源漏掺杂层209的表面且暴露出所述伪栅结构206的顶部表面；去除所述伪栅结构206，在所述介质层211内形成栅极开口(未图示)；在所述栅极开口内形成栅极结构212。
本实施例中，还包括：去除所述硬掩膜层207。
所述栅极结构212包括栅介质层(未图示)、位于栅介质层上的功函数层(未图示)和位于功函数层上的栅极层(未图示)。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述功函数层的材料包括N型功函数材料和P型功函数材料的一种或多种的组合；所述栅极层的材料包括金属，所述金属包括钨。
在其他实施例中，当所述衬底200用于形成PMOS器件，所述源漏掺杂层209的材料为硅锗，在对缓冲层203进行氧化处理之前，需要先在所述源漏掺杂层209表面形成保护层，以免所述源漏掺杂层209被消耗。
参考图19至图21，图19至图21是在图7至图9基础上的结构示意图，图19和图7的视图方向一致，图20和图8的视图方向一致，图21和图9的视图方向一致，在刻蚀部分厚度的所述隔离层205之前，在所述源漏掺杂层209表面形成保护层213。
本实施例中，所述保护层213的材料包括硅。硅锗材料的氧化速率大于硅的氧化速率，因此所述保护层213可以保护所述源漏掺杂层209不被氧化。
本实施例中，采用化学气相沉积工艺形成所述保护层213；在其他实施例中，也可以采用原子层沉积工艺形成所述保护层213。
参考图22至图24，图22和图19的视图方向一致，图23和图20的视图方向一致，图24和图21的视图方向一致，形成所述保护层213后，刻蚀去除部分厚度的所述隔离层205，直至暴露出部分所述缓冲层203的侧壁表面。
所述隔离层205的刻蚀工艺和刻蚀去除的厚度与形成NMOS器件实施例中公开的相同，在此不再赘述。
刻蚀去除部分隔离层205之后，对暴露出的所述缓冲层203进行氧化处理，在所述源漏掺杂层209与所述衬底200之间形成绝缘层210。
所述缓冲层203的氧化处理工艺与形成NMOS器件实施例中公开的相同，在此不再赘述。
通过形成鳍部和衬底之间的缓冲层，缓冲层可以提升半导体器件的沟道应力，然后在缓冲层的基础上，对缓冲层进行氧化处理，在源漏掺杂区和衬底之间形成绝缘层，绝缘层可以隔离源漏掺杂层和衬底，避免发生漏电情况，有利于提高半导体结构的电学性能；并且，绝缘层是在形成源漏掺杂层之后形成的，不会对源漏掺杂层的形成造成不利影响，有利于形成的源漏掺杂层的性能和应力，进一步提高所形成的半导体结构的性能。
相应的，本发明实施例还提供一种半导体结构。
参考图16至图18，所述半导体结构包括：衬底200；缓冲层203，位于所述衬底200；鳍部204，位于所述缓冲层203上；隔离层205，位于相邻所述鳍部204之间的所述衬底200上，所述隔离层205覆盖所述缓冲层的侧壁表面；栅极结构212，位于所述衬底200上且横跨所述鳍部204，所述栅极结构212覆盖所述鳍部204的部分顶部和侧壁表面以及所述隔离层205的顶部表面；源漏掺杂层209，位于所述栅极结构212两侧的所述鳍部204内；绝缘层210，位于所述源漏掺杂层209和所述衬底200之间。
本实施例中，所述间隔层为绝缘层210。
本实施例中，所述缓冲层203的材料包括硅锗，其中锗的摩尔百分比浓度为5％～50％。
本实施例中，所述绝缘层210的材料包括氧化硅和氧化锗。
所述源漏掺杂层209内具有掺杂离子。
所述衬底200用于NMOS器件时，所述源漏掺杂层209的材料包括：硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，包括磷离子或砷离子；所述衬底200用于形成PMOS器件时，所述源漏掺杂层209的材料包括：锗或硅锗；所述掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子。
本实施例中，所述衬底200用于形成NMOS器件，所述源漏掺杂层209的材料包括硅。
本实施例中，所述鳍部204的材料为硅。
本实施例中，还包括：介质层211，位于所述衬底200上，所述介质层211覆盖所述栅极结构212的侧壁表面。
本实施例中，还包括：侧墙208，位于所述栅极结构212的侧壁表面。
在其他实施例中，当所述衬底200用于形成PMOS器件时，所述源漏掺杂层209的材料为硅锗，所述鳍部204的材料为硅锗，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部204的材料中锗的摩尔百分比浓度为20％～100％。
参考图19至图21，当所述衬底200用于形成PMOS器件时，所述半导体结构还包括：保护层213，位于所述源漏掺杂层209的表面，用于保护所述源漏掺杂层209，避免其在缓冲层203的氧化过程中受到损伤。
图25至图30是本发明另一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图25至图27，图25是在图10基础上的结构示意图，图26是在图11基础上的结构示意图，图27是在图12基础上的结构示意图，刻蚀去除部分厚度的隔离层205，暴露出部分厚度的缓冲层203之后，去除暴露出的所述缓冲层203，在所述源漏掺杂层209和所述衬底200之间形成凹槽214，所述凹槽214作为空气间隙层。
本实施例中，所述间隔层为空气间隙层。
本实施例中，去除所述缓冲层203的工艺包括选择性湿法刻蚀工艺，所述选择性湿法刻蚀工艺的工艺参数包括采用浓度为3％～20％的盐酸溶液。
本实施例中，所述空气间隙层同样可以隔离所述源漏掺杂层209和所述衬底200，避免发生漏电情况，以提高半导体结构的性能。
参考图28至图30，图28和图25的视图方向一致，图29和图26的视图方向一致，图30和图27的视图防线一致，形成凹槽214后，在所述衬底200上形成介质层311，所述介质层311覆盖所述源漏掺杂层209的表面且暴露出所述伪栅结构206的顶部表面；去除所述伪栅结构206，在所述介质层311内形成栅极开口(未图示)；在所述栅极开口内形成栅极结构312。
相应的，本发明的另一实施例还提供一种半导体结构。
参考图28至图30，所述半导体结构包括：衬底200；缓冲层203，位于所述衬底200；鳍部204，位于所述缓冲层203上；隔离层，位于相邻所述鳍部之间的所述衬底上，所述隔离层覆盖所述缓冲层的侧壁表面；栅极结构312，位于所述衬底200上且横跨所述鳍部204，所述栅极结构312覆盖所述鳍部204的部分顶部和侧壁表面以及所述隔离层的顶部表面；源漏掺杂层209，位于所述栅极结构312两侧的所述鳍部204内；凹槽214，位于所述源漏掺杂层209和所述衬底200之间，所述凹槽214作为空气间隙层。
本实施例中，所述间隔层为空气间隙层。
本实施例中，还包括：介质层311，位于所述衬底200上，所述介质层311覆盖所述栅极结构312的侧壁表面。
本实施例中，介质层311还会填充部分所述凹槽214，所述凹槽214内的介质层311与凹槽214中的空气共同作用，用于隔离所述源漏掺杂层209和所述衬底200。
本实施例中，还包括：侧墙208，位于所述栅极结构212的侧壁表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (25)
1.一种半导体结构，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
隔离层，位于相邻所述鳍部之间的所述衬底上，所述隔离层的顶部表面低于所述鳍部的顶部表面；
栅极结构，位于所述衬底上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面以及所述隔离层的顶部表面；
源漏掺杂层，位于所述栅极结构两侧的所述鳍部内；
间隔层，位于所述源漏掺杂层和所述衬底之间。
2.如权利要求1所述的半导体结构，其特征在于，还包括：缓冲层，位于所述衬底上，所述鳍部位于所述缓冲层上。
3.如权利要求2所述的半导体结构，其特征在于，所述间隔层包括绝缘层或空气间隙层。
4.如权利要求2所述的半导体结构，其特征在于，所述缓冲层的材料包括硅锗，所述缓冲层的材料中锗的摩尔百分比浓度为5％～50％。
5.如权利要求3所述的半导体结构，其特征在于，所述绝缘层的材料包括氧化硅和氧化锗。
6.如权利要求4所述的半导体结构，其特征在于，所述源漏掺杂层中具有掺杂离子，所述掺杂离子包括N型离子或P型离子。
7.如权利要求6所述的半导体结构，其特征在于，当所述掺杂离子为P型离子时，所述鳍部的材料包括硅锗。
8.如权利要求7所述的半导体结构，其特征在于，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部的材料中锗的摩尔百分比浓度大于等于20％。
9.如权利要求7所述的半导体结构，其特征在于，当所述源漏掺杂层和所述衬底之间为绝缘层时，还包括：保护层，位于所述源漏掺杂层表面。
10.如权利要求9所述的半导体结构，其特征在于，所述保护层的材料包括硅。
11.如权利要求6所述的半导体结构，其特征在于，当所述掺杂离子为N型离子时，所述鳍部的材料包括硅。
12.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成缓冲层；
在所述缓冲层上形成鳍部；
在相邻所述鳍部之间的所述衬底上形成隔离层，所述隔离层覆盖所述缓冲层的侧壁表面；
在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；
在所述伪栅结构两侧的所述鳍部内形成源漏掺杂层；
消耗部分所述缓冲层，在所述源漏掺杂层与所述衬底之间形成间隔层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述间隔层包括绝缘层或空气间隙层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述间隔层之前，还包括：刻蚀部分厚度的所述隔离层，直至暴露出所述缓冲层的侧壁表面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层中具有掺杂离子，所述掺杂离子包括N型离子或P型离子。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，当在所述源漏掺杂层与所述衬底之间形成绝缘层时，形成所述绝缘层的方法包括：对暴露出的所述缓冲层进行氧化处理，在所述源漏掺杂层与所述衬底之间形成绝缘层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述氧化处理包括炉管工艺或快速热退火工艺。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，当所述掺杂离子为P型离子时，在对所述缓冲层进行氧化处理之前，还包括：在所述源漏掺杂层上形成保护层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括硅。
20.如权利要求14所述的半导体结构的形成方法，其特征在于，当在所述源漏掺杂层与所述衬底之间形成空气间隙层时，形成所述空气间隙层的方法包括：去除暴露出的所述缓冲层，在所述源漏掺杂层与所述衬底之间形成凹槽，所述凹槽作为空隙间隙层。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，去除暴露出的所述缓冲层的工艺包括选择性湿法刻蚀工艺，所述选择性湿法刻蚀工艺的工艺参数包括采用浓度为3％～20％的盐酸溶液。
22.如权利要求15所述的半导体结构的形成方法，其特征在于，所述缓冲层的材料包括硅锗，所述缓冲层的材料中锗的摩尔百分比浓度为5％～50％。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，当所述掺杂离子为P型离子时，所述鳍部的材料包括硅锗，所述鳍部的材料中锗的摩尔百分比浓度大于所述缓冲层的材料中锗的摩尔百分比浓度，所述鳍部材料中锗的摩尔百分比浓度大于等于20％。
24.如权利要求15所述的半导体结构的形成方法，其特征在于，当所述掺杂离子为N型离子时，所述鳍部的材料包括硅。
25.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述间隔层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述源漏掺杂层的表面且暴露出所述伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110296835.6A CN115117167A (zh) | 2021-03-19 | 2021-03-19 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110296835.6A CN115117167A (zh) | 2021-03-19 | 2021-03-19 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115117167A true CN115117167A (zh) | 2022-09-27 |
Family
ID=83322765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110296835.6A Pending CN115117167A (zh) | 2021-03-19 | 2021-03-19 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115117167A (zh) |
-
2021
- 2021-03-19 CN CN202110296835.6A patent/CN115117167A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8900956B2 (en) | Method of dual EPI process for semiconductor device | |
| US7687357B2 (en) | Semiconductor device and method for fabricating the same | |
| US6762448B1 (en) | FinFET device with multiple fin structures | |
| CN109427582B (zh) | 半导体结构及其形成方法 | |
| US7670914B2 (en) | Methods for fabricating multiple finger transistors | |
| KR100639679B1 (ko) | 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터 | |
| US11676869B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9911601B2 (en) | Epitaxial silicon germanium fin formation using sacrificial silicon fin templates | |
| US20230014586A1 (en) | Horizontal gaa nano-wire and nano-slab transistors | |
| CN104217948B (zh) | 半导体制造方法 | |
| KR20240038102A (ko) | 최하부 유전체 아이솔레이션 층들을 형성하는 방법 | |
| US11264499B2 (en) | Transistor devices with source/drain regions comprising an interface layer that comprises a non-semiconductor material | |
| CN115799178A (zh) | 半导体结构的形成方法 | |
| CN115117167A (zh) | 半导体结构及其形成方法 | |
| US11374116B2 (en) | Semiconductor devices | |
| CN114446786A (zh) | 半导体结构的形成方法 | |
| KR20230068993A (ko) | 적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들 | |
| CN114664944A (zh) | 半导体结构及其形成方法 | |
| CN114203634A (zh) | 半导体结构的形成方法 | |
| CN114497214A (zh) | 半导体结构及其形成方法 | |
| CN114551240A (zh) | 半导体结构的形成方法 | |
| CN115763371A (zh) | 半导体结构及其形成方法 | |
| CN114792731A (zh) | 半导体结构及其形成方法 | |
| CN112310190A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |